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RSS订阅原创 负数的补码
3.除符号位的二进制序列：=2的位宽次方-负数的绝对值二进制。2.最高位就是符号位（负数为1，正数为0）一：如果一个负数想用补码来表示。
2024-07-10 16:49:57
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原创 C语言踩坑点
1：当用串口助手发送0002指令时，到SDK上位机用switch case语句时：一定勾选用hex发送，不勾就是字符串发送。（如果用符串）对应到switch时是‘02’而显示hex就是32所以是字符发送的。
2024-06-19 18:18:44
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原创 常用原语介绍
在Xilinx的example（wavegen example）中看到他们的顶层模块的输入输出管脚都手动例化原语IBUF以及OBUF——工具也会自动给我们加上不必要自己加。
2024-06-17 11:27:22
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原创 电容电感相关知识
2.小电容过高频，大电容（由于衍生出电感）过低频。一.电容的容抗=1/fc。1.高频过，低频不过。二：电感的感抗=fL。1.高频不过，低频过。
2024-06-11 10:54:00
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原创 zynq pl和ps的交互接口
1：AXI_GP接口 zynq有两对主，两对从，接口详细处见zynq的架构图（AXI_LITE发送一个数据必须发送一个地址）:位宽32bit。3：AXI_ACP接口：pl只能是主机，（AXI_FULL——突发传输也是有地址的）:位宽64bit——pl主机。2：AXI_HP接口：pl只能是主机，（AXI_FULL）:位宽32bit或者64bit——pl主机。三：AXI_HP接口，AXI_ACP接口——pl只能是主机，ps只能是从机。二：片内总线——axi区别spi等。
2024-06-05 16:20:16
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原创 SDK——bootloader的坑点
1.修改板级支持包，修改serial_flash_family 的value值为5。2.初始化需要做一个do_while的循环，等一会status才变0代表初始化成功。
2024-05-16 15:50:32
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原创 关于XDC 约束固化flash流程
set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design]—压缩固化文件的大小（如果flash空间局促这个操作必要）set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]—设置spi4线上电拿取速度会比1快（必要）固化文件bin文件最小，hex文件最大，mcs大小居中。
2024-05-08 12:14:47
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1原创 单位换算进制——网速转换是1000
开头我们就提到过网络使用的是bit为单位传输的，带宽的单位为bit/s。在计算机中所有的数据都用0和1二进制数字来表示，那么计算机中表示最小的数据就是0或1，其所占存储容量为1b(位)。在网络传输方面，由于网络使用的是以位(bit)为单位进行传输的，所以网速的单位为bit/s(每秒传递多少bit)。1.从小到大依次为： bit(位)、Byte(字节)、KB、MB、GB、TB、PB、EB…1.从小到大依次为： bit/s、Kbit/s、Mbit/s、Gbit/s…1.从大到小依次为： s、ms、μs、ns…
2024-03-21 15:31:04
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原创 FPGA_AD9361
较多，首先利用AD936X Evaluation Software 软件（安装包在百度网盘里面），根据我们的项目需求，配置相应的功能参数，生成寄存器参数配置文件。3.SPI配置成LVDS或CMOS接口，也可以还可以选择FDD（频分双工——全双工，操作时需要两个独立的信道）或TDD（时分双工——半双工，只需要一个信道）工作方式。2.• TX频段：47 MHz至6.0 GHz • RX频段：70 MHz至6.0 GHz。1.集成12位DAC和ADC的一款器件，2个输入模拟通道和2个输出模拟通道。
2024-03-21 12:01:08
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原创 FPGA与以太网相关接口知识
100Mbps速率下，时钟频率为25MHz，10Mbps速率下，时钟频率为2.5MHz。100Mbps速率下，时钟频率为25MHz，10Mbps速率下，时钟频率为2.5MHz。2.SFP:是光口，协议一般称呼：1000base-cx，1000base-lx。2：FPGA(GT)+rj45(利用fpga的GT，直接节约了phy芯片)1：FPGA普通管脚——phy芯片（pcs+pma）——rg45。4.1000Mbit/s(RGMII接口——双沿)2.100Mbit/s(RMII接口——双沿)
2024-03-20 21:32:35
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原创 高速口光口通信
2.open example 用自己的模块替换掉tx和rx数据模块。1.通过transceiver ip 设置好硬件连接配置。1:tx/rx_rset_done=1表示初始化完成。
2024-03-13 12:05:54
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原创 FPGA硬件架构——具体型号是xc7k325tffg676-2为例
可见，SLICEM的LUT更加的强大，可以配置为LUT，RAM，ROM或移位寄存器，因此可以实现LUT的逻辑功能，也能作为存储单元和移位寄存器。2.1 FPGA的Bank分为HP Bank和HR Bank，二者对电压的要求范围不同，HR支持更大的电压范围。3.BLOCK RAM——（当我们要实现一个SRAM，FIFO以及ROM等，我们需要选择是使用LUT资源呢还是BLOCK RAM资源。2.IOB(IOB为可编程输入输出单元,当然在普通Bank上的IOB附近还有很多时钟资源，例如PLL，MMCM资源。
2024-01-24 10:13:23
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原创 FPGA 时钟资源
2.局部时钟靠BUFR驱动，只在一个bank内用（使用的第二全局时钟资源）。第二全局时钟总线是通过软件布线得出的，所以硬指标肯定比不过全局时钟总线的，特别是当你在已经有80%以上的布线率的情况下，可能会出现约束第二时钟资源失败的情况。，_______我们现有项目是有直接把AD的数据伴随时钟直接接到N端，目前还在调试不知是否有问题。-----奇哥说可以。1.外部时钟输入都要通过差分时钟引脚对（clock-capable）进入FPGA，单端时钟可以用单端输入。
2024-01-23 10:08:17
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原创 真双端口ram相关知识点
ENA：端口 A 的使能信号，高电平表示使能端口 A ，低电平表示端口 A 被禁止，禁止后端口 A 上的读写操作都会变成无效。另外 ENA 信号是可选的，当取消该使能信号后， RAM 会一直处于有效状态。WEA： RAM 端口 A 写使能信号，高电平表示向 RAM 中写入数据，低电平表示从 RAM 中读出数据。
2024-01-04 16:24:13
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原创 sata盘的sata总线知识点
应用层：能够进行接受来自主机端的命令，根据命令的要求将自身的信息发送给主机端，或是接收来自主机端的以PIO或DMA方式传输的数据,同时写入闪存中，也能从闪存中以PIO或DMA的方式读出数据，传送给主机端。链路层：通过控制原语的传递来控制信息帧的整个传输过程，保证帧信息能够正确的发送与接收并能进行流量的控制。SATA3.0 可以达到600MBps的速度，即6Gbps；SATA主要实现的功能如下，在FPGA中 SATA IP核实现了物理层功能，其它层需要自己写。传输层：负责FIS帧信息结构的封装与解封。
2024-01-04 10:58:41
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原创 xilinx原语报错
1.如果bufg出来的信号直接给到obuf（就是把pll出来的时钟直接给道pin的管脚）——在map时候会报错。黑金采取的方法是在中间加一个ODDR模块。
2024-01-03 11:57:15
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原创 LVDS接口ADC数据处理流程案例参考
1.差分数据转单端+idelaye2+generate for。16bit精度+DDR+LVDS+8个outpin。
2024-01-02 21:55:19
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原创 电阻PCB板子上测试值不准
板上测量电阻，电容，电感，二极管等器件时，几乎一定会存在你要测得器件与板上其他部分器件并联的情况(除非你把一端翘起来)，这样测量来的电阻偏小，电容偏大，电感偏大,但也不是绝对如有些电路如微功耗电路，震荡电路，高频电路等可能你用的红黑表笔测量的器件两端同时给电路板上局部或全部电路供电，电路在工作，这是你测量的值更加不准，而且可能不是上述规律!总的来说对于硬件调试和维修，应该必去测单个器件的值，因为根据你的电路功能，并测量个点电压，电流来验证电路是否正常工作，当判断或怀疑那里有问题时，才需要去测量单个器件。
2023-12-22 15:59:57
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原创 固态硬盘的基本知识
1.硬盘分为SSD（solid state drive）和 H（hard desk drive）1.通信协议主要有三种：AHCI ,NVME（目前用的比较多）,SCSI(一般用于服务器)2.SSD数倍于HDD机械硬盘的传输性能，让普通用户和发烧玩家的体验均成倍提升。三.SSD主要从如下3个方面来介绍（3个方面匹配好才是速度的关键）2.总线主要也有三种：SATA,PCIE,SAS。
2023-12-21 19:18:19
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原创 FPGA未解之谜
一.ila一会能加载出波形，一会加载不出波形——在自己做的v7开发板中遇到，其他开发板从未遇到过。1.小梅哥说：可能与硬件jtag连接不稳定导致。
2023-12-20 14:08:39
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原创 GT高速口相关知识——可见黑金文档
二.高速口的架构基本一致————4对rx/tx对+1个时钟模块（包含4个cpll+1个Qpll）2：如果需要更高的线速率则就需要更高频的pll（QPLL>cpll）一般在配置ip里面选择。3：一个时钟模块可以接2对差分时钟：满足于tx和rx不同时钟的需求。1：一个高速口【一个高速bank：（eg：bank116）】
2023-12-19 11:05:31
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空空如也
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