高速电路设计实践

高速电路设计实践

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书名	作者	出版社	阅读日期
高速电路设计实践	王剑宇、苏颖	电子工业出版社	2020年8月9日

概述

本书主要是针对高速电路设计，描述的十分贴切实际应用，没有特别多深奥的理论，介绍了很多实际工程上的经验参数，适合实际工程中查阅。

高速的分界线

走线长度$L>\frac{c\cdot T_{r(10\%\sim 90\%)}}{3}{T}_{r(10\%\sim 90\%)}$可以实际测量，也可以取经验值7%T

硬件设计流程

需求分析、概要设计、详细设计、调试、测试、转产（笔者后续会写一篇文章聊聊硬件设计流程）

原理图设计规范

原理图看似简单，实际为了让项目其他参与人员能够更容易读懂原理图，需要遵循一些规范，对项目更有帮助（笔者后续会写一篇文章聊聊原理图规范）

元器件选型注意事项

电阻选型主要参数

阻值：首选参数，可以查阅EIA 标准电阻速查表

尺寸：尺寸往往也和功率挂钩

功率：通过功率和阻值又能算出来过电流能力

精度：某些应用中需要高精度电阻

电容选型主要参数

容值：首选参数，通过计算得出

耐压：需要降额使用，至少降额20%

温度稳定性：每个字母或数字代表一个参数

ESL：主要取决于封装及电容种类，与容值一起决定了谐振频率

ESR：大多数时候越小越好，有时候也需要ESR做补偿

额定纹波电流：耐电流冲击能力

电容损耗正切角：损耗功率和无功功率的比

漏电流：组成了损耗功率的一部分，另一部分是ESR导致的

电容的种类：实际电容选用时，主要依赖的是以上参数，理论上只要以上参数合适，电容的种类并不关键，但是电容种类决定了电容的制作方法，导致每种电容都有某几项参数方面的优势

• 陶瓷电容：使用最广泛的电容。优点：ESR小、体积小、价格低、稳定性好；缺点：容量小。
• 钽电容：主要用在高频大容值滤波场合。优点：ESL小、容值大、温度特性好；缺点：耐电压耐电流能力弱。需要降额50%~70%使用。
• 铝电解电容：低频滤波。优点：容量大、耐压高；缺点：温度稳定性差、精度差、ESR和ESL较大。

滤波电容的选择和搭配：和滤波电路的工作频率一起考虑，注意反谐振点

电感选型及主要参数

感值：计算时使用的主要参数

直流电阻：会有压降和能量的浪费

自谐振频率：超过该频率，电感值迅速增加；再增大到一定值后，又会减小

额定电流：要大于需要通过的电流

• 一般信号电感：优点：感值大、体积小；缺点：自谐振频率低、额定电流小
• 高频信号电感：优点：自谐振频率高、体积小：缺点：感值小、额定电流小
• 电源电感：优点：感值大、电流大；缺点：自谐振频率低

磁珠的选型及主要参数

低频成感性，高频成阻性。选择工作电路在转换点频率以下，噪声在转换点频率以上的磁珠。阻抗频率曲线比较重要。

磁珠的吸收噪声的原理是涡流效应，将高频信号转化为热能

逻辑器件及逻辑电平

TTL、CMOS、LVTTL、LVCMOS、LVDS、LVPECL、CML

• TTL：晶体管组成、输入电阻小、器件速度快、功耗大
• CMOS：MOS管组成、输入电阻极大、器件速度较慢、功耗小、CMOS上未使用的管脚需要上下拉处理，不能悬空（当然IC内部可能有上下拉）
• LVTTL：低压版TTL
• LVCMOS：低压版CMOS
• LVDS：最高速率3.125Gbps,摆幅±350mV，信号延变化速率较低，空闲引脚悬空
• LVPECL：最高速率10+Gbps,摆幅±800mV，百兆千兆MDI、PLL多用LVPECL，输出阻抗小
• CML：最高速率10+Gbps,摆幅±800mV，万兆以太网常用电平，输入阻抗大

电平转换方法：

• 使用专用电平转换芯片
• 使用OC、OD门实现
• 高驱动低时，串联电阻分压

逻辑器件工艺：

• Bipolar：如TTL，速度快，驱动能力强，功耗大

• CMOS：功耗低，驱动能力和速度不如Bipolar

• BiCMOS：CMOS做核心部分，Bipolar做输入/输出部分

逻辑器件参数：

• 特性参数：选型时较为关键的参数

• 极限参数：器件不会损坏的参数范围，需要考虑上下电时的过冲

• 推荐参数：器件正常工作的参数范围

• 电气参数：一般包含几种工作条件下的参数范围

• 传输参数：信号传输时和时间相关的参数

• 操作参数：器件电平翻转时的相关参数

功耗计算：

• 静态功耗

• 动态功耗

  • 瞬变功耗
  • 容性负载功耗

• 总功耗=静态功耗+顺便功耗+容性负载功耗（一般远小于P_tot）

逻辑器件可以作为热插拔接口保护器件：

• 热插拔四个等级
  • 不支持带电插拔
  • 支持局部掉电，插拔前需要暂停信号传输，需要器件支持I_off特性
  • 支持热插拔，可以防止插拔时可能产生的总线冲突，需要器件支持I_off、PU3S特性
  • 支持在线插拔，保证单板插拔时接口总线数据不受影响，需要器件支持I_off、PU3S、BIAS V_cc特性
• I_off、PU3S、BIAS V_CC特性
  • I_off：输出端有关断二极管,器件下电时，输入或输出端口通过关断二极管的流到V_CC的漏电流
  • PU3S：上电时PU3S输出低时，器件输出端成高阻态
  • BIAS V_CC：增加预充电电路，在信号接通时，电容不会再从零电平开始充电，使传输数据不会受到影响
• 热插拔使用时为了防止冲击，信号端应串联电阻

差分线使用注意事项：

• 走线长度相等：一是为了保证时序，二是为了抑制共模噪声（比对时序的影响更强）
• 间距尽量小且保持恒定：间距小一是抵消干扰效果好，二是减小对外的电磁干扰；恒定是为了实现阻抗控制
• 保证差分对附近过孔均衡分布：为了抵消干扰

交流耦合会导致连0和连1数目多的时候传输有误，即电容不通直流。交流耦合时如果没有直流偏置需要增加直流偏置电路。

电源设计

LDO

• 稳压原理是通过V_OUT分压后，经过运放输出驱动调整管，改变调整管上的压降——即V_OUT和V_IN的压差

• 关键参数

  • 输入电压、输出电压、输出电流、输入输出压差、功耗
  • 线性调整率、负载调整率、接地电流、温度

• 应用要点

  • V_REF滤波
  • SENSE引脚的应用
  • 最小压差，需要留余量；最大电流，需要降额使用
  • 散热方式的选择及热量对周边期间的影响
  • 输入输出间延时较短，并不能靠LDO本身满足上电时序
  • LDO对低频噪声抑制较好，对高频抑制较弱
  • 输出端滤波电容的选择
  • 分压电阻阻值的选择

DC/DC

• 调制方式
  • PWM——改变占空比，噪声低、效率高、负载变化响应快、支持连续供电，缺点是轻负载时效率差、工作不稳定
  • PFM——改变周期，功耗低、轻负载时效率高，缺点是负载变化响应慢、噪声纹波大、无法限流不适合连续供电
  • PWM与PFM混合——轻负载时PFM，大负载时PWM
• 电路类型
  • 降压——BUCK
  • 升压——BOOST
  • 反相——BUCK-BOOST
• 应用要点
  • 功率MOSFET的类型、R_DS(ON)、V_GS、I_D、响应速度、栅极充电波形、MOSFET并联应用需要走线对称共同散热、不能寄希望于MOSFET的寄生二极管、降额使用
  • 同步整流：以MOSFET取代续流二极管，可以减小压降，提高效率
  • 电感值和开关频率的选取——电感值大滤波效果好纹波小，但体积大、动态效果差；开关频率越高，电感和电容可以选更小，但是损耗大，不利于EMI
  • 功耗的综合考虑
  • 纹波和噪声的抑制——纹波频率一般低于5MHz，噪声频率较高；可以通过各种滤波电路滤掉纹波和噪声
  • 上电顺序、上电延时、上电速度
  • 散热
• 电源管理总线——PMBUS（就是I²C）

LDO与DC/DC的比较——LDO低噪声纹波、应用简单、成本低、输入输出无延时、缺点是功耗大、效率低、输出电流小、输入输出无隔离；DC/DC功耗低、效率高、支持升压、降压、反相、支持大电流、支持输入输出隔离、缺点是纹波大、设计复杂、成本相对较高、输入输出延时高

保险丝选型

• 额定电流：降额使用
• 额定电压：大于电源电压
• 直流电阻：考虑发热量
• 压降：确保压降后的电压能够满足要求
• 热能值：判断保险丝的熔断条件

时序设计

建立时间T_SU：接收端数据在时钟变化沿之前建立起来的时间

保持时间T_H：接收端数据在时钟变化沿之后保持的时间

T_CO：发送端数据变化沿和时钟变化沿的时差

T_flight-data：数据传输延时

T_flight-clk：时钟传输延时

时钟抖动C_JIT

数据串扰D_CTLK

复位、时钟设计

复位设计要点

• 上电复位的RC延时电路
• 复位信号驱动能力及复位信号边沿速率要求
• 复位信号的脉冲宽度、电平选择、各输入引脚的配置
• 看门狗的应用：t_WP——WDI信号脉宽；t_WD——溢出周期；t_RS——复位信号脉宽
  • t_WP不能太小，应高于手册中要求的值
  • WDO#一般接到MR#,因为WDO本身脉宽不够宽，无法触发复位
  • 要确认启动时各个阶段的喂狗问题，可能因为uboot到kernel时间较长导致看门狗复位
  • 喂狗信号需要远离干扰
  • 不同小型号监控的电压范围不一样

时钟设计要点

• 使用晶体时，外部Trim电容的选型
• 晶体的基准频率、频率精度、容性负载、温度对频率的影响、老化度
• 晶振的基准频率、工作电压、输出电平、频率精度、温度对频率的影响、老化度、启动时间、时钟抖动
• 晶振分类
  • 标准SPXO：最为常见的类型
  • 压控VCXO：常用于PLL中
  • 温补TCXO：精度很高
• 锁相环PLL：输入和输出同相，可以同频，也可以分频和倍频，通过反馈改变VCXO的频率和相位
• 延迟锁相环DLL：不能实现倍频和分频，原理和PLL不同，通过反馈改变延迟

抖动

• 总抖动T_j分为随机抖动R_j和确定性抖动D_j，D_j又分为周期性抖动P_j，占空比失真DCD和码间干扰ISI
  • R_j——一般符合正态分布
  • P_j——一般由周期性干扰源产生
  • DCD——上升沿和下降沿判决门限时间点不同
  • ISI——PCB材质对不同频率信号响应不同，导致不同频率信号传输特性不一致
  • R_j由RMS表征，D_j由峰-峰值表征，总抖动为特定误码率（BER）条件下的抖动峰-峰值
• 抖动的频域表示——相位噪声，表示为某个频率的功率谱密度dBc/Hz

存储器应用和设计

存储器分类

• SRAM，无需刷新，集成度低，功耗大，价格高，使用触发器阵列实现，一般用于高速缓存
  • ZBT SRAM零总线翻转
    • 引脚定义
      • A:地址信号线
      • DQ：数据信号线
      • B#：字节写使能，写操作时用于选择待操作的字节
      • CK：时钟
      • CKE#：时钟使能
      • W#：写使能
      • E：片选
      • G#：输出使能
      • ADV：突发操作计数
      • ZZ：睡眠模式使能
      • FT#：直通模式使能
      • LBO#：线性突发操作顺序
      • ZQ：阻抗控制
      • V_DD：内核电源
      • V_DDQ：I/O电源
    • 直通模式：在读写操作时，地址信息出现在总线上的一个周期后，数据即被驱动到数据总线上
    • 流水线模式：：在读写操作时，地址信息出现在总线上的两个周期后，数据才能被驱动到数据总线上
  • QDRII SRAM
    • HSTL电平
    • 四倍数据速率
    • 引脚定义
      • K/K#：差分对时钟
      • C/C#：差分对时钟
      • D[…]：输入数据，使用K/K#采样
      • Q[…]：输出数据，使用C/C#采样，单时钟模式，也使用K/K#
      • CQ/CQ#：回应时钟
      • A：地址线
      • WPS#：写使能
      • RPS#：读使能
      • ZQ：输出阻抗控制
      • DOFF#：DLL关闭
      • V_REF：参考电平
      • V_DD：内核电源
      • V_DDQ：I/O电源
    • 读操作采用时序设计四种模式
      • 模式1：使用K/K#，仅适用于时钟频率低于167MHz的场合
      • 模式2：使用K/K#和C/C#，通过对 C/C＃走线长度的调整，使所有读取到的数据同时到达存储器控制器的输入端，有利于获得最佳的时序裕量，只适用于时钟频率低于200MHz的场合
      • 模式3：使用绕线后回到存储器控制器的K/K＃，通过调整K/K＃到Kr/Kr＃的走线延迟，可将Kr/Kr＃的上升沿与到达存储器控制器的数据Q的中央对齐，以实现最佳的时序裕量，只适用于时钟频率低于200MHz的场合
      • 使用CQ/CQ＃：在存储器控制器的输入端利用 CQ/CQ＃对数据采样，实现了源同步的时序设计，适用于任何场合
• SDRAM类，集成度高，功耗小，价格低，需要不断刷新，数据由电容充放电状态确定
  • 容量等于2^{(行地址线+列地址线）}x数据线x2^BANK线
  • 引脚定义
    • CLK：时钟信号
    • CKE：时钟使能，用途有两个，一是关闭时钟以进入省电模式，二是进入自刷新状态
    • DQS：数据采样时钟
    • CS#：片选，需要上拉
    • RAS#：行地址选通
    • CAS#：列地址选通
    • WE#：写使能
    • BA[…]：BANK地址选择
    • A[…]：地址信号选择
    • DQ[…]：数据信号，双向
    • DQM：数据掩码，双向，主要用于burst操作，可以屏蔽不需要的字节（一般分为高8位或低8位）
    • V_DD：工作电源
    • V_DDQ：I/O电源
  • 基本操作
    • t_RCD：RAS#有效后到CAS#有效间的延时
    • CL：CAS潜伏期，CAS#有效到数据线上出现数据的延时
    • t_RAS：ACT到预充电的延时
    • t_RC：两次ACT间的时间间隔
    • t_RP：预充电到下次ACT的延时
    • t_WR：将数据线上带写入数据导入内部存储单元的时间
    • t_RFC：刷新用时
    • t_AH、t_AS：地址信号保持和建立时间
    • t_DH、t_DS：数据信号保持和建立时间
    • t_CMH、t_CMS：控制信号保持和建立时间
    • t_CH、t_CL：时钟信号高电平和低电平最小脉宽
    • t_OH：数据输出保持时间
  • SDRAM类存储测试方法
    • 单板正常工作，通过编制特定的码流，使尽量多的数据在存储器控制器和存储器之间传输，经长时间高低温的流量测试，可实现对SDRAM接口的验证
    • 某些存储器控制器芯片带有BIST功能，通过设置控制器的内部寄存器，即可触发控制器对外部存储器的高速测试
    • 利用示波器对存储器接口信号线测试
  • 数据预取方式：DDR采用2倍预取架构；DDR2采用4倍预取架构；DDR3采用8倍预取架构
  • 信号电平：SDRAM为LVTTL；DDR为SSTL-2,门限电平分为DC和AC
  • DDR上电顺序：V_DD和V_DDQ同时上电，随后V_REF上电，V_TT最后上电
  • DIMM：有寄存和无缓冲两种
  • DDR2的Posted CAS技术：避免ACT命令和RD AP命令冲突，本质是将CAS#信号使能时间段（即RD AP命令）直接插入紧跟RAS#信号的使能时间段（即ACT命令）之后
• EEPROM
  • 容量小，使用I²C的读写
  • I²C
    • 多设备互联时，采用菊花链走线
    • 多主机总线，仲裁决定主控方
    • 信号线为开漏，需上拉
    • SCL低时SDA的变化沿表示地址或数据
    • SCL高时，SDA下降沿，表示起始位，主控发出从设备地址，最末尾表示读或写，从设备返回ACK，主控发出寄存器地址，从设备返回ACK，主控发出数据，从设备返回ACK，主控发出停止位（即SCL拉高后,SDA的上升沿），操作完成
    • I²C仲裁原理：在SCL高电平时，通过比较SDA的逻辑状态，若SDA状态与设备发出不符，就退出竞争
• FLASH
  • NOR：独立的地址、数据引脚，可以片上运行，擦除写入慢
  • NAND：地址、数据引脚复用，不能片上运行，擦除写入快

高速电路PCB及完整性设计

叠层设计步骤

• 单板总层数，根据单板尺寸、单板规模，如信号数目、电源种类等，以及EMC的要求粗略估计
• 单板厚度，14层以内的单板厚度可以选择为1.6mm，而16层以上的单板厚度需在 2mm 以上
• 单端信号和差分信号的目标阻抗，一般取单端信号对地阻抗为50Ω，而差分对信号间阻抗为100Ω
• PCB的介电常数，常用的 PCB 材质 FR4 的 Er取值一般在 3.5～4.5 之间
• PCB的材质正切值，有功能量无功能量比值
• 层叠结构的设计信号层、电源层、地层以及填充层的排列，厚度，线宽，间距

五种阻抗匹配方式

• 发送端串联，单点对多点的连接，走线应成菊花链式
  • 优点：不会引起额外的功耗；匹配方式简单，且不会增加信号线路的 stub
  • 缺点：一般仅适用于点对点的信号；受发送端分压的影响，传输路径上的电平低于驱动电平，在接收端，必须依靠反射才能恢复电平；另一方面，匹配电阻 Rs 的存在将使信号的边沿变缓，在时序裕量较小的场合下，应权衡选择Rs的阻值
• 接收端并联
  • 优点：不会影响信号的边沿速率
  • 缺点：需要在电阻 Rt 上消耗一定的功率；在接收端，相对电平判决门限，很容易出现高、低电平不对称的现象
• 接收端分压
  • 优点：不影响信号的边沿速率；较容易实现接收端高、低电平相对门限电平的对称分布；可满足接收端对共模偏置电平的要求
  • 缺点：需要在电阻Rt1和Rt2上消耗一定的功率，当采用接收端分压匹配方式的信号数目较多时，在功耗评估的过程中，不能忽略匹配电阻上的功耗
• 接收端阻容并联
  • 优点：相对其他接收端匹配方式，功耗较小
  • 缺点：存在接收端高、低电平不对称的问题；另一方面，由于Ct的存在，将使信号的边沿变缓。
• 接收端二极管并联
  • 优点：保护接收端器件的输入端口
  • 缺点：无法消除反射；且在功能上，受限于二极管的开关速度

信号回路：在信号完整的情况下信号回路处于参考层，且路径平行于驱动路径；差分信号互为对方的返回路径

信号换层时的要点

• 最好不要改变参考层
• 最好不改变参考层的网络属性
• 最好在信号过孔附近增加一个与参考层同属性的过孔，距离在50mil内
• 若换层后参考层网络属性不同，要求两参考层相距较近
• 换层信号密集时，增加的地或电源过孔间应保持一定距离

地弹：器件内核Die所感知到的电源或地相对PCB电源或地平面的电平波动，是由引线电感和走线电感引起的

• 措施一：扇出
• 措施二：数据传输采用扰码技术，减少SSO
• 措施三：保持信号回路低阻抗

串扰：信号线之间由互感、互容而引起的耦合

• 措施一：3W原则
• 措施二：降低信号的边沿速率
• 措施三：降低阻抗

带状线与微状线：微带线阻抗控制不够准确，高速信号尽量走内层

盲埋孔：寄生参数小，信号完整性更好，走线条件更好，价格也更高

布线

• 避免走线出现尖角
• 避免线宽的变化
• 蛇形线保持等长，在不匹配段绕等长
• 控制过孔数目及高速信号换层次数
• 减小stub，可以用电阻间隔

电源完整性

• 电源与地层的间距
• 电容的引脚引线电感
• 花焊盘的使用——提高通流能力，提高散热

EMC

• EMI
  • 传导CE
  • 辐射RE
  • 谐波Harmonic
  • 电压波动及闪烁Flicker
• EMS
  • 静电ESD
  • 传导CS
  • 辐射RS
  • 快速瞬变脉冲EFT
  • 雷击浪涌Surge
  • 电压跌落及中断DIP
• 解决方法：屏蔽、隔离、滤波、接地；隔离干扰源、切断干扰传输路径、保护受扰体
  • 20H和3H
  • 法拉第电笼——在单板的边缘，每隔 100～200mil，打一个与内层地平面相连的地孔
  • 表层铺地
  • 散热片接地
  • 晶振处理
    • 磁珠与电容为晶振的电源引脚滤波
    • 在表层，晶振下方做挖空铜箔处理，不得走线或铺电源平面
    • 紧贴表层的第二层，若不是地层，则应在对应晶振的区域内做铺地处理，并用多个地过孔与地层相接
  • 走线远离安装孔
  • 避免走线尖角
  • LC滤波电路上串电阻，减小品质因数Q

差模辐射——电流环路

• 减小信号频率
• 减小环路面积
• 减小电流大小

共模辐射——单向天线

• 减小信号频率
• 减小信号路径长度
• 减小路径上的电流

ESD防护

• 防护器件
  • TVS管：响应最快，通流能力最弱
  • 压敏电阻：响应时间中，通流能力中，寄生电容大
  • 气体放电管：接在信号前端，响应时间慢，通流能力高，寄生电容和漏电流最小
• 防护要点
  • 连接器与机壳地要有效搭接——GND与PGND需要保持100mil以上的距离，通过电容形成桥接
  • 对按钮器件进行防护
  • 通过变压器隔离——变压器下方各层挖空处理
    • Bob smith——电阻需要选择通流能力强的型号，电容需要高额定电压型号，走线加粗，长度尽量短，推荐电容接地端直接与单板金属安装孔相连；Bob Smith属于高压电路，电路中的器件焊盘及走线远离LED等低压电路信号线。

爬电距离

• -48V与低压爬电距离要求1.4mm，对平参考平面挖空

结构设计、易用性

散热

• 发热源对周围器件的影响
• 风道的设计

生产可测试性

• 边界扫描——通过JTAG接口，可能需要电平转换，相邻链路串接0Ω电阻，JTAG口复用问题
• ICT——ICT测试孔，夹具，程序

设计可测试性

• 信号完整性测试
• 时序测试
• 电源纹波噪声测试
• 强度测试——对输入信号增加干扰，观察输出信号是否符合要求。
• 测试点——测试点附近需要有地

经验公式或技巧

用途	公式	备注
集中和分布电路的判定	$L>\frac{c\cdot T_{r(10\%\sim 90\%)}}{3}$	L——走线长度；Tr上升时间
上拉电阻取值	$R_P=\frac{t_r}{2.2\times C_s\times n}$	CS——输入引脚的寄生电容；n——并联器件的数目
交流耦合电容取值	$C_{min}=7.8\times NUM\times T_c/R$	NUM——最大连0或连1比特数；Tc——每比特位的数据周期；R——负载阻抗（一般取50Ω）
瞬变功耗计算	$P_T=C_{pd}\times Vc{c}^2\times F_I\times N_{swI}$	Cpd——耗散电容；FI——输入信号频率；NswI——同时变化的输入端口数
容性负载功耗计算	$P_L=C_L\times Vc{c}^2\times F_O\times N_{swO}$	CL——外部容性负载；FO——输出信号频率；NswO——同时变化输出端口数
LVDS输入端保护电路	$V_{ID}=R_t\times V_{CC}/(R_1+R_2+R_t)$$V_{OS}=(R_2+\frac{1}{2}{R}_t)\times V_{CC}/(R_1+R_2+R_t)$	VID——输入悬空时，正负极间的偏置电平，即可以提供的噪声冗余；VOS——输出共模电平，一般取中间值1.25V
LVPECL偏置电平分压电路	$V_{CC}\times \frac{R_2}{R_1+R_2}=V_{CC}-2$ $R_1//R_2=50$	VCC=3.3V时，R1=130Ω，R2=82Ω
LVDS与LVPECL直流耦合	$V_{CC}\times R_1/(R_1+R_2+R_3)=1.2V$ $V_{CC}\times (R_2+R_3)/(R_1+R_2+R_3)=V_{CC}-1.3V$$R_3//(R_1+R_2)//62=50$ $	V_{OD}
环境温度和结温的关系	$T_J=T_A+P_{TOT}\times R_{th}(JA)$	TA——环境温度；TJ——结温；PTOT——总功耗；Rth(JA)——热阻
电源纹波测量方法	限制示波器带宽为 20MHz，将时基设定为每格 1μs，修改垂直偏置以将电压波形显示在示波器屏幕的中央，波形的显示采用余辉模式，触发方式设置为边沿触发	使用示波器对噪声的测量方法：不限制示波器带宽，其他方面与纹波测量方法相同
内外层走线单位延时	外层走线单位延时约为140ps/in；内层走线单位延时约为180ps/in	信号传输延时Tflight=单位延时X走线长度
源同步系统时序计算	TCO(max)+(Tflight-data-Tflight-clk)max+TSU(min)+CJIT+DCTLK<Tcycle TCO(min)+(Tflight-data-Tflight-clk)min-CJIT-DCTLK>TH(min)	Tflight-data-Tflight-clk可以为正也可以为负
时间窗法时序计算	TSU(TX)+TH(TX)-TSU(RX)-TH(RX)=TSU(margin)+TH(margin)​	需要发送端器件提供建立时间和保持时间，一般令接收端建立和保持时间裕量相等，来控制信号线和数据线间的延时
晶体Trim电容计算	$C_e=2\times C_L-(C_s+C_i)$	Ce——外部Trim电容；CL——晶体容性负载；Cs——引线电容；Ci——引脚电容
信号反射系数	$\rho =(Z_2-Z_1)/(Z_2+Z_1)$	Z2——反射点之后的线路阻抗；Z1——反射点之前的线路阻抗
3W原则	两相邻信号线的中心距不少于信号线宽度的3倍	对相邻层的信号也同样适用
通流能力计算	$I_{max}=K\cdot T^{0.44}\cdot A^{0.725}$	K——降额参数，内层取0.024，外层取0.048；T——最大容许温深；A——横截面积
20H原则	电源相对地层内缩20H	H——电源层到最近地层的材质厚度
3H原则	信号线走线距离参考平面的边界应达到3H	H——信号层到参考层的材质厚度
差模辐射场强公式	$E=k\times (F^2\times A\times I)\times sin\theta /R$	k——差模辐射常量；F——有效频率；A——电流环路面积；I——电流；R——测试点距离环路距离；$\theta$——测量点与环路构成的角度
共模辐射场强公式	$E=k\times (F\times L\times I)/R$	k——共模辐射常量；L——共模电流路径长度