Verilog fpga UART串口收发的实验

最新推荐文章于 2023-08-21 19:36:23 发布
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分类专栏： FPGA 文章标签： verilog fpga 串口通信
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本文链接：https://blog.csdn.net/q35104943/article/details/116146563
版权

写在前面：这是个FPGA串口收发的实验，发送一个字节，发送完返回一个字节（返回字节可以自己设定）。波特率是9600。
在B站的开发视频上改的，看不懂代码的去看一遍视频就可以了，链接是https://www.bilibili.com/video/BV1KE411h7AZ?p=15
这个是接收端，发送端在这个视频同期的上一个视频。

首先是发送端的模块：

/***************************************************
*	Module Name		:	uart_byte_rx		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口接收模块设计
**************************************************/

module uart_byte_rx(
			Clk,        //模块时钟50M
			Rst_n,      //模块复位
			baud_set,   //波特率设置
			Rs232_Rx,   //RS232数据输入
			data_byte,  //并行数据输出
			Rx_Done     //一次数据接收完成标志
		);

	input Clk;
	input Rst_n;
	input [2:0]baud_set;
	input Rs232_Rx;
	
	output reg [7:0]data_byte;
	output reg Rx_Done;
	
	reg s0_Rs232_Rx,s1_Rs232_Rx;//同步寄存器
	
	reg tmp0_Rs232_Rx,tmp1_Rs232_Rx;//数据寄存器
	
	reg [15:0]bps_DR;//分频计数器计数最大值
	reg [15:0]div_cnt;//分频计数器
	reg bps_clk;//
	reg [7:0]bps_cnt;
	
	reg uart_state;
	
	reg [2:0] r_data_byte [7:0];
	//reg [7:0] tmp_data_byte;
	reg [2:0] START_BIT,STOP_BIT;
	
	wire nedege;
	//
	

	
	/
	
	
	//同步寄存器，消除亚稳态
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		s0_Rs232_Rx <= 1'b0;
		s1_Rs232_Rx <= 1'b0;	
	end
	else begin
		s0_Rs232_Rx <= Rs232_Rx;
		s1_Rs232_Rx <= s0_Rs232_Rx;	
	end
	
	//数据寄存器
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		tmp0_Rs232_Rx <= 1'b0;
		tmp1_Rs232_Rx <= 1'b0;	
	end
	else begin
		tmp0_Rs232_Rx <= s1_Rs232_Rx;
		tmp1_Rs232_Rx <= tmp0_Rs232_Rx;	
	end
	
	assign nedege = !tmp0_Rs232_Rx & tmp1_Rs232_Rx;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_DR <= 16'd324;
	else begin
		case(baud_set)
			0:bps_DR <= 16'd324;
			1:bps_DR <= 16'd162;
			2:bps_DR <= 16'd80;
			3:bps_DR <= 16'd53;
			4:bps_DR <= 16'd26;
			default:bps_DR <= 16'd324;			
		endcase
	end
	
	//counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		div_cnt <= 16'd0;
	else if(uart_state)begin
		if(div_cnt == bps_DR)
			div_cnt <= 16'd0;
		else
			div_cnt <= div_cnt + 1'b1;
	end
	else
		div_cnt <= 16'd0;
		
	// bps_clk gen
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_clk <= 1'b0;
	else if(div_cnt == 16'd1)
		bps_clk <= 1'b1;
	else
		bps_clk <= 1'b0;
	
	//bps counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)	
		bps_cnt <= 8'd0;
	else if(bps_cnt == 8'd159 | (bps_cnt == 8'd12 && (START_BIT > 2)))
		bps_cnt <= 8'd0;
	else if(bps_clk)
		bps_cnt <= bps_cnt + 1'b1;
	else
		bps_cnt <= bps_cnt;

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		begin
		Rx_Done <= 1'b0;
		end
	else if(bps_cnt == 8'd159)
		begin
		Rx_Done <= 1'b1;
		end
		
	else
		begin
		Rx_Done <= 1'b0;
		end
//	always@(posedge Clk or negedge Rst_n)
//	if(!Rst_n)
//		data_byte <= 8'd0;
//	else if(bps_cnt == 8'd159)
//		data_byte <= tmp_data_byte;
//	else
//		data_byte <= data_byte;
		
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		data_byte <= 8'd0;
	else if(bps_cnt == 8'd159)begin
		data_byte[0] <= r_data_byte[0][2];
		data_byte[1] <= r_data_byte[1][2];
		data_byte[2] <= r_data_byte[2][2];
		data_byte[3] <= r_data_byte[3][2];
		data_byte[4] <= r_data_byte[4][2];
		data_byte[5] <= r_data_byte[5][2];
		data_byte[6] <= r_data_byte[6][2];
		data_byte[7] <= r_data_byte[7][2];
	end	
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)begin
		START_BIT = 3'd0;
		r_data_byte[0] <= 3'd0;
		r_data_byte[1] <= 3'd0;
		r_data_byte[2] <= 3'd0;
		r_data_byte[3] <= 3'd0;
		r_data_byte[4] <= 3'd0;
		r_data_byte[5] <= 3'd0;
		r_data_byte[6] <= 3'd0;
		r_data_byte[7] <= 3'd0;
		STOP_BIT = 3'd0;
	end
	else if(bps_clk)begin
		case(bps_cnt)
			0:begin
					START_BIT = 3'd0;
					r_data_byte[0] <= 3'd0;
					r_data_byte[1] <= 3'd0;
					r_data_byte[2] <= 3'd0;
					r_data_byte[3] <= 3'd0;
					r_data_byte[4] <= 3'd0;
					r_data_byte[5] <= 3'd0;
					r_data_byte[6] <= 3'd0;
					r_data_byte[7] <= 3'd0;
					STOP_BIT = 3'd0;			
				end
			6,7,8,9,10,11:START_BIT <= START_BIT + s1_Rs232_Rx;
			22,23,24,25,26,27:r_data_byte[0] <= r_data_byte[0] + s1_Rs232_Rx;
			38,39,40,41,42,43:r_data_byte[1] <= r_data_byte[1] + s1_Rs232_Rx;
			54,55,56,57,58,59:r_data_byte[2] <= r_data_byte[2] + s1_Rs232_Rx;
			70,71,72,73,74,75:r_data_byte[3] <= r_data_byte[3] + s1_Rs232_Rx;
			86,87,88,89,90,91:r_data_byte[4] <= r_data_byte[4] + s1_Rs232_Rx;
			102,103,104,105,106,107:r_data_byte[5] <= r_data_byte[5] + s1_Rs232_Rx;
			118,119,120,121,122,123:r_data_byte[6] <= r_data_byte[6] + s1_Rs232_Rx;
			134,135,136,137,138,139:r_data_byte[7] <= r_data_byte[7] + s1_Rs232_Rx;
			150,151,152,153,154,155:STOP_BIT <= STOP_BIT + s1_Rs232_Rx;
			default:
				begin
					START_BIT = START_BIT;
					r_data_byte[0] <= r_data_byte[0];
					r_data_byte[1] <= r_data_byte[1];
					r_data_byte[2] <= r_data_byte[2];
					r_data_byte[3] <= r_data_byte[3];
					r_data_byte[4] <= r_data_byte[4];
					r_data_byte[5] <= r_data_byte[5];
					r_data_byte[6] <= r_data_byte[6];
					r_data_byte[7] <= r_data_byte[7];
					STOP_BIT = STOP_BIT;						
				end
		endcase
	end
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(nedege)
		uart_state <= 1'b1;
	else if(Rx_Done || (bps_cnt == 8'd12 && (START_BIT > 2)))
		uart_state <= 1'b0;
	else
		uart_state <= uart_state;		

endmodule

这边是发送端的模块：

/***************************************************
*	Module Name		:	uart_byte_tx		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口发送模块设计
**************************************************/

module uart_byte_tx(
	Clk,       //50M时钟输入
	Rst_n,     //模块复位
	data_byte_tx, //待传输8bit数据
	send_en,   //发送使能
	baud_set_tx,  //波特率设置
	Rs232_Tx,  //Rs232输出信号
	Tx_Done,   //一次发送数据完成标志
	uart_state //发送数据状态
);

	input Clk;
	input Rst_n;
	input [7:0]data_byte_tx;
	input send_en;
	input [2:0]baud_set_tx;
	
	
	
	
	output reg Rs232_Tx;
	output reg Tx_Done;
	output reg uart_state;
	
	reg bps_clk;	//波特率时钟
	
	reg [15:0]div_cnt;//分频计数器
	
	reg [15:0]bps_DR;//分频计数最大值
	
	reg [3:0]bps_cnt;//波特率时钟计数器
	
	reg [7:0]r_data_byte_tx;
	
	localparam START_BIT = 1'b0;
	localparam STOP_BIT = 1'b1;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		uart_state <= 1'b0;
	else if(send_en)
		uart_state <= 1'b1;
	else if(bps_cnt == 4'd11)
		uart_state <= 1'b0;
	else
		uart_state <= uart_state;
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n) begin
		r_data_byte_tx <= 8'd0;
		end
	else if(send_en) begin
		r_data_byte_tx <= data_byte_tx;
			
		end
	else
	begin
		r_data_byte_tx <= r_data_byte_tx;
	end
	
	
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_DR <= 16'd5207;
	else begin
		case(baud_set_tx)
			0:bps_DR <= 16'd5207;
			1:bps_DR <= 16'd2603;
			2:bps_DR <= 16'd1301;
			3:bps_DR <= 16'd867;
			4:bps_DR <= 16'd433;
			default:bps_DR <= 16'd5207;			
		endcase
	end	
	
	//counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		div_cnt <= 16'd0;
	else if(uart_state)begin
		if(div_cnt == bps_DR)
			div_cnt <= 16'd0;
		else
			div_cnt <= div_cnt + 1'b1;
	end
	else
		div_cnt <= 16'd0;
	
	// bps_clk gen
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		bps_clk <= 1'b0;
	else if(div_cnt == 16'd1)
		bps_clk <= 1'b1;
	else
		bps_clk <= 1'b0;
	
	//bps counter
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)	
		bps_cnt <= 4'd0;
	else if(bps_cnt == 4'd11)
		bps_cnt <= 4'd0;
	else if(bps_clk)
		bps_cnt <= bps_cnt + 1'b1;
	else
		bps_cnt <= bps_cnt;

	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Tx_Done <= 1'b0;

	else if(bps_cnt == 4'd11)
		Tx_Done <= 1'b1;

	else
		Tx_Done <= 1'b0;
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		Rs232_Tx <= 1'b1;
	else begin
		case(bps_cnt)
			0:Rs232_Tx <= 1'b1;
			1:Rs232_Tx <= START_BIT;
			2:Rs232_Tx <= r_data_byte_tx[0];
			3:Rs232_Tx <= r_data_byte_tx[1];
			4:Rs232_Tx <= r_data_byte_tx[2];
			5:Rs232_Tx <= r_data_byte_tx[3];
			6:Rs232_Tx <= r_data_byte_tx[4];
			7:Rs232_Tx <= r_data_byte_tx[5];
			8:Rs232_Tx <= r_data_byte_tx[6];
			9:Rs232_Tx <= r_data_byte_tx[7];
			10:Rs232_Tx <= STOP_BIT;
			default:Rs232_Tx <= 1'b1;
		endcase
	end	

endmodule

现在这个是顶层模块，顶层模块小梅哥用了一个按钮的模块，让我给改掉了，因为我这边需要收到一个字节然后判断玩返回一个特定的值，所以按钮模块在主模块中我给注释掉了，这样的话子模块也没用到就不发了。
在下面的代码的两段 // 和 /// 之间是可以改变的数据，比如你收到什么，判断一下对不对然后再返回一个你想要的值。（说的有点白话，哈哈 因为我自己确实也是一个小白，但是就想找到一个可以使用的模块让它先动起来然后再研究。。。）

/***************************************************
*	Module Name		:	uart_rx_top		   
*	Engineer		   :	小梅哥
*	Target Device	:	EP4CE10F17C8
*	Tool versions	:	Quartus II 13.0
*	Create Date		:	2017-3-31
*	Revision		   :	v1.0
*	Description		:  串口接收顶层设计
**************************************************/

module uart_rx_top(
			
			led1,
			led2,
			led3,
			led4,
			
			
			Clk,     //模块时钟  
			Rst_n,   //模块复位
			Rs232_Rx, //RS232数据输入
			Rs232_Tx,  //Rs232输出信号
			key_in0,   //按键控制输入
			led        //数据发送状态			
			
		);

	input Clk;
	input Rst_n;
	input Rs232_Rx;
	
	output reg led1;
	output reg led2;
	output reg led3;
	output reg led4;

	input key_in0;
	
	output Rs232_Tx;
	output led;
		

		wire send_en;
	wire [7:0]data_byte;
	wire key_flag0;
	wire key_state0;
	
	reg [7:0]data_byte_tx;
	reg [7:0]data_rx_r;
	wire [7:0]data_rx;
	wire Rx_Done;
	
	
	assign send_en = RXDN;

	reg [4:0] cnt;
	reg RXDN;
		always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		begin
			cnt <= 5'd0;
			RXDN <= 1'b0;
		
		end
	else if(Rx_Done)
		cnt <= cnt + 1;
	else if(cnt == 5'd1)
	begin
		RXDN <= 1;
		cnt <= 0;
	end
	else 
		RXDN <= 1'b0;
	
	
	
	///
   //assign send_en = key_flag0 & !key_state0;	


	uart_byte_rx uart_byte_rx(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.baud_set(3'd0),
		.Rs232_Rx(Rs232_Rx),

		.data_byte(data_rx),
		.Rx_Done(Rx_Done)
	);
		uart_byte_tx uart_byte_tx(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.data_byte_tx(data_byte_tx),
		.send_en(send_en),
		.baud_set_tx(3'd0),

		.Rs232_Tx(Rs232_Tx),
		.Tx_Done(Tx_Done),
		.uart_state(led)
	);
	
	key_filter key_filter0(
		.Clk(Clk),
		.Rst_n(Rst_n),
		.key_in(key_in0),
		.key_flag(key_flag0),
		.key_state(key_state0)
	);
//	ISSP issp(
//		.probe(data_rx_r),
//		.source()
//		
//	);
		

		
		
	always@(posedge Clk or negedge Rst_n)
	if(!Rst_n)
		begin
		data_rx_r <= 8'D0;
					led1 <= 1'b0;
					led2 <= 1'b0;
					led3 <= 1'b0;
					led4 <= 1'b0;
		end
/开始
	else //if(Rx_Done)
		begin
			data_rx_r <= data_rx;
						//data_rx_r <= data_rx;
			if(data_rx_r == 8'h10)
				begin
					led1 <= 1'b0;
					led2 <= 1'b1;
					led3 <= 1'b0;
					led4 <= 1'b1;
					data_byte_tx <= 8'hFF;

				end
	else if(data_rx_r == 8'h53)
				begin
					led1 <= 1'b1;
					led2 <= 1'b1;
					led3 <= 1'b0;
					led4 <= 1'b1;
					data_byte_tx <= 8'hB4;

				end
	else if(data_rx_r == 8'h54)
				begin
					led1 <= 1'b0;
					led2 <= 1'b1;
					led3 <= 1'b1;
					led4 <= 1'b1;
					data_byte_tx <= 8'h00;

				end
	else if(data_rx_r == 8'h11)
				begin
					led1 <= 1'b0;
					led2 <= 1'b1;
					led3 <= 1'b0;
					led4 <= 1'b0;
					data_byte_tx <= 8'hF0;

				end
	      else
				begin
				
					led1 <= 1'b1;
					led2 <= 1'b1;
					led3 <= 1'b1;
					led4 <= 1'b1;
					data_byte_tx <= 8'h66;
				end
		end
	
/结尾
		
		
//	always@(posedge Clk or negedge Rst_n)
//	if(!Rst_n)
//		data_rx_r <= 8'd0;
//	else if(Rx_Done)
//		data_rx_r <= data_rx;
//	else
//		data_rx_r <= data_rx_r;
//		
endmodule

去年开始学FPGA，学了一两个月就扔下了，现在又想开始试试。。。先发一个单字节收发的给和我一样的小白练习一下，等我学会了奇偶校验和多字节的收发我在把代码补上吧。。。
B站的开发视频挺好的，讲的很详细，之前一直以为B站就是二次元和鬼畜，前几天才注册的B站账号。
草率了。。。。

孔小贱
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weixin_45739895的博客
10-13 1658
1、 基本原理：采样2、起始位检测：通过边沿检测电路（下降沿）使用两个寄存器，当第一个clk上升沿时得到q1传到reg2，第二个clk上升沿时reg2获得q1传过来的q2，并且reg1获得新的q1.若q2=1，q1=0,则为下降沿，反之为上升沿。
verilog实现uart串口接收和发送
06-07
使用DDR200T开发板的usb-uart接口，进行主机和DDR200T开发板的通信，附测试文件。
使用verilog实现基于FPGA的UART串口收发模块
05-31
总之，使用Verilog在FPGA上实现UART串口收发模块是一项复杂而实用的任务，它涉及到了时序控制、数据处理和错误检测等多个方面。通过对Verilog代码的精心设计和调试，我们可以创建一个灵活、可靠的UART接口，满足不同...
基于FPGA控制UART串口接收和发送
01-10
基于FPGA控制UART串口接收和发送。可以设定任意时钟频率（大于串口波特率）和串口波特率，采用valid和ready握手翻转有效，稳定性好，相位自动调节。
串口接收模块电路设计
07-18
串口通信指串口按位（bit）发送和接收字节。尽管比按字节（byte）的并行通信慢，但是串口可以在使用一根线发送数据的同时用另一根线接收数据。这里主要讲解串口接收模块的电路设计。
串口接收多字节 Verilog程序
04-19
此程序完成的是FPGA接收上位机发送的多字节串口数据的工作，并把不同的字节分配给不同的寄存器，以完成相应的控制工作。（内含详细说明）
FPGA-UART实验例程.rar
10-29
ACTEL FPGA上的Verilog程序实现了底层的串口程序，如果你用其他品牌的FPGA可以借鉴Source\Fusion_UART下的三个.V文件，实际使用只需要更改驶入时钟频率就行，代码没有用IP核，都是Verilog实现的，对初学者非常适合，如下部分代码。 always@(posedge clk) begin if(clk_equ) begin if(!StartF) //是否处于接收状态 begin if(!RXD) begin count = 4'b0; //复位计数器 count_bit = 4'b0; RI = 1'b0; StartF = 1'b1; end else RI = 1'b1; end else begin count = count+1'b1; //位接收状态加1 if(count==4'd6) bit_collect[0] = RXD; //数据采集 if(count==4'd7) bit_collect[1] = RXD; //数据采集 if(count==4'd8) begin bit_collect[2] = RXD; //数据采集 UartBuff[count_bit] = bit4; count_bit = count_bit+1'b1; //位计数器加1 if((count_bit==4'd1)&&(UartBuff[0]==1'b1)) //判断开始位是否为0 begin StartF = 1'b0; //标志开始接收 end RI = 1'b0; //中断标志位低 end if(count_bit>4'd9) //检测是否接收结束 begin RI = 1'b1; //中断标志为高标志转换结束 StartF = 1'b0; end end end end
FPGA串口接收和发送 verilog代码
01-15
上传的工程是Quartus 17.1的，Verilog 代码，功能是串口不停发送1-255的数字，然后把串口接收到的数据打印。同时LED1上电后开始1s频率呼吸，当收到“aa”时LED2开始1s频率呼吸，收到“bb”时LED2熄灭。0积分分享给大家，本人初学者一枚。
uart.rar_FPGA verilog_FPGA串口收发_fpga 串口_uart串口_串口通信 RS232
09-23
此上传文件实现的功能就是FPGA里实现从PC接收数据，然后把接收到的数据发回去。 使用的是串口UART协议进行收发数据。
FPGA Verilog 串口收发+流水灯程序
11-13
FPGA Verilog 串口收发+流水灯程序，能够实现FPGA串口收发、自收自发、收到什么发什么的功能，调试的时候通过电脑端串口助手发送数据，FPGA可以接收并且转发到电脑端。本程序以最简单原始的方式实现串口通信，程序...
FPGA实验——串口发送/接收学习笔记
CSDN__NET的专栏
07-23 5760
1. 基础知识 1.1 波特率的概念        波特率(Baud rate)，指的是信号被调制以后在单位时间内的变化，即单位时间内载波参数变化的次数，如每秒钟传送240个字符，而每个字符格式包含10位（1个起始位，1个停止位，8个数据位），这时的波特率为240Bd，比特率为10位*240个/秒=2400bps。又比如每秒钟传送240个二进制位，这时的波特率为240Bd，比特率也是240b
FPGA学习之串口接收模块设计与验证
sinat_41653350的博客
04-23 3338
FPGA学习之串口接收模块设计与验证 1.实验目的： 实现一个串口接收，通过上位机发送数据，查看串口接收模块是否收到数据。 2.实验介绍： 学习UART通信原理及其硬件电路设计，使用FPGA实现UART通信中的数据接收部分设计，并使用ISSP工具来进行板级验证。 3.实验原理 在上篇串口发送模块中提到串口发送一个字节的时序图，如下图所示： 其实串口接收模块在接收这样的时序字节时，是每一位进行采样...
基于FPGA的UART接口设计
Rickymezzz的博客
10-09 7311
一、顶层设计思路： UART即通用异步收发传输接口（Universal Asynchronous Receiver/Transmitter），简称串口，是一种常用的通信接口，其协议原理就不赘述了，不了解的可以百度。（不赘述不代表不重要，相反，对于每一个FPGA设计，充分理解原理是基础和前提，而FPGA和Verilog只是工具。）用FPGA来实现UART，关键就是要将UART收发数据时的时序用Verilog描述出来。 根据UART协议的原理，可以将整个UART分为两个模块...
FPGA uart串口通信
最新发布
05-21
FPGA是一种可编程逻辑器件，可以通过配置内部的逻辑电路实现各种不同的功能。UART（通用异步收发器）是一种串行通信协议，常用于将数据从一个设备传输到另一个设备。FPGA可以通过配置内部的逻辑电路实现UART串口通信。 在FPGA中，UART串口通信需要通过FPGA上的串口模块进行实现。串口模块主要包括收发电路和状态机两个部分。收发电路用于将数据从串口输入或输出，状态机用于控制数据的接收和发送过程。 在使用FPGA进行UART串口通信时，需要先对FPGA进行配置，将串口模块的参数进行设置，包括波特率、数据位、停止位等等。然后，可以通过编写Verilog或VHDL代码来实现UART通信协议，包括数据的发送和接收过程。 同时，也可以使用现成的IP核（Intellectual Property Cores）来实现UART串口通信。IP核是一种可重用的硬件模块，可以直接引入到FPGA的设计中，方便快捷地实现各种功能。

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