verilog的基础语法

verilog中，常量可以整数也可以实数。
整数的表示方法：’
其中size：位宽大小，由十进制数表示的位数（bit）表示，缺省为32位
base：数基，可为2（b）、8(o)、 10（d）、16（h）进制。缺省为10进制
value：是所选数基内任意有效数字，包括X、Z。
例如：8’b0000_1111，4’hf，5‘d100等等。

条件选择语句 ？ ：例如：assign c = sel ? a : b;
意思就是: sel = 1 ==> c = a ; sel = 0 ==> c = b;
位拼接运算符：a = 1; b = 0; c = 2’b10;assign c = {a,b};
verilog中常用的数据类型主要有：
1.parameter表示运行时的常量
2.wire表示器件之间的物理连接
3.reg表示抽象存储元件
4.always过程块是行为模型的基础

5. if-else

if(a)
语句
else if(b)
语句
else if©
语句
else --> 所有都不满足则执行此语句
语句

if-else语句必须在always过程块中使用
6.多分支选择语句-case

一定不要忘记加上endcase

1.case语句是一种多分支选择语句，if语句只有两种分支可供选择。
2.当控制表达式与分支表达式的值相等时，就执行分支表达式后面的操作，否则执行default操作。
3.default项可有可无，一个case语句中只可以有一个dedault项。

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图片什么的是在之前看的一个视频里找的，忘记是哪个视频了，爱奇艺和腾讯有好多视频讲解的，大家没事可以去看一看。