Cadence使用流程进阶

元器件布局+个人思路

与结构工程师确认好板子的形状及孔位，以及特殊元器件的位置，因为一些产品结构已经有了，不可能为你而改变，你得按现有的东西来设计。

首先先把OrCad Capture CIS中导出的网表导入到Allegro PCB中

把规则设计好，若是自己之前设计过规则导入进来就好了，没有设置过就自己就设置一下，个人最小用6mile

先把板框outline，Z-copy——Route keepin，package keepin画好了

把固定位置的元器件先摆放好，再来结合原理图把元器件按ROOM把元器件分块（相当于把电路分块）

有些个别的元器件不是很重要的可以留着后面放，先把主要的电路框架搭起来，

1.ROOM分块：Edit→properties（shift+F2）→Find（右侧菜单栏）→more→选择要放在一起的元器件→apply→找到room属性→设置ROOM值→点击Apply→ok→ok

2.添加ROOM：setup→outline→Room outline→选择之前添加的ROOM→画ROOM框→ok

3.摆放元器件到ROOM框里：place→Quickplace→place by room→ok

摆放元器件的思路：
IC要先放，对照原理图摆放外围器件，旁路电容、滤波电容要尽可能的靠近IC，保证走线最短，才能使电路达到最佳的效果（滤波或耦合）
每块电路应保持一点距离，尽可能保证减少相互干扰
需要靠近的电路放在一起，使走线最短，保证信号的优良性。
最后在放一些个别没要加到ROOM的元器件，对照原理图确认引脚相连的元器件，摆放到对应的位置

做好布局准备工作，接下来准备开始布线了，这时还有个小技巧可以让我们提高效率：
电源以及地全部隐藏掉，先布其他的线，等其他网络布线完成再布电源和地层
”Edit->Net Properties…”，然后会弹出”Allegro Constraint Manager”对话框（即我们常说的约束规则管理器对话框），并会自动切换至“Properties”选项卡，我们在节点“Net->General Properties”下搜索对应的网络，如“GND、VCC-3V”，在对应的“Not Rat”列设置为“On”状态，即可隐藏对应的飞线啦。
●被隐藏了的网络，即使你点击“Rats All”也不会有飞线显示出来，世界瞬间清净了…
●如果要取消隐藏，则选择“Clear”。

布局的思路是在工作中逐渐积累的，多画图多布局后，逐渐就有一套自己的思路，使自己更得心应手。