rcc 复位时钟控制 时钟是单片机的心脏 所有外设要想工作都要时钟
重要的寄存器:
CFGR:设置时钟源以及是否分频
CR :硬件的开启以及检测是否准备就绪
时钟树:
一:
HSE:高速外部时钟 系统时钟源默认为外部时钟
来源:无源晶振(常用8m)
控制:RCC_CR的第16位:HSEON配置
二
LSE:告诉内部时钟(精度较高)
来源:内裤RC时钟震荡
HSION
三:
锁相环时钟:PLLCLK
来源:HEI HSE
CFGR:HSI进入锁相环是否分频
PLLSRC:选择时钟源
四:系统时钟:
SYSCLK:系统时钟
来源:HSI HSE PLLCLK
由时钟切换位SW为来配置 通常为10 切换好之后SWS硬件配置为10
五:系统时钟配置好之后 有个AHB总线
AHB上有APB1 APB2挂在许多外设
六:S
HCLK:AHB高速总线时钟,速度为72M,为AHB总线的外设提供时钟,为内核系统定时器提供时钟Systick 为内核提供始终 FCLK
来源:系统时钟分频 最大为72
七:
PCLK1:APB1低俗总线时钟,最高为36M,为APB1的外设提供时钟,2倍频之后为APB1总线的定时器1-7提供时钟,最大为72Mhz
来源:HCLK分频
控制:RCC_CFGR时配置寄存器的PPRE1位
八
PCLK2:APB2高速总线时钟,最高为72M 为APB2的外设提供时钟,为APB1的定时器1和8提供时钟最大为72Mhz
来源:HCLK分频
九:
RTC时钟:实时时钟
来源:HSE_RTC(HSE分屏得到)、LSE(外部32.768KHZ的晶体提供) LSI(32khz)
控制:rcc备份域控制寄存器RCC_BDCR:RTCSEL位控制
十:
独立看门狗时钟:IWDGCLK 由LSI提供
十一:
MCO时钟输出:微控制器时钟输出引脚,由PA8服用所得
来源:PLLCLK/2,HSE,HSI,SYSCLK
控制:CFGR:MCO位
css时钟安全系统:
static void SetSysClockTo72(void)
{
__IO uint32_t StartUpCounter = 0, HSEStatus = 0;
/* SYSCLK, HCLK, PCLK2 and PCLK1 configuration ---------------------------*/
/* Enable HSE */
RCC->CR |= ((uint32_t)RCC_CR_HSEON);
/* Wait till HSE is ready and if Time out is reached exit */
do
{
HSEStatus = RCC->CR & RCC_CR_HSERDY;
StartUpCounter++;
} while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));
if ((RCC->CR & RCC_CR_HSERDY) != RESET)
{
HSEStatus = (uint32_t)0x01;
}
else
{
HSEStatus = (uint32_t)0x00;
}
if (HSEStatus == (uint32_t)0x01)
{
/* Enable Prefetch Buffer */
FLASH->ACR |= FLASH_ACR_PRFTBE;
/* Flash 2 wait state */
FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_2;
/* HCLK = SYSCLK */
RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
/* PCLK2 = HCLK */
RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
/* PCLK1 = HCLK */
RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;
#ifdef STM32F10X_CL
/* Configure PLLs ------------------------------------------------------*/
/* PLL2 configuration: PLL2CLK = (HSE / 5) * 8 = 40 MHz */
/* PREDIV1 configuration: PREDIV1CLK = PLL2 / 5 = 8 MHz */
RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV5);
/* Enable PLL2 */
RCC->CR |= RCC_CR_PLL2ON;
/* Wait till PLL2 is ready */
while((RCC->CR & RCC_CR_PLL2RDY) == 0)
{
}
/* PLL configuration: PLLCLK = PREDIV1 * 9 = 72 MHz */
RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 |
RCC_CFGR_PLLMULL9);
#else
/* PLL configuration: PLLCLK = HSE * 9 = 72 MHz */
RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE |
RCC_CFGR_PLLMULL));
RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL9);
#endif /* STM32F10X_CL */
/* Enable PLL */
RCC->CR |= RCC_CR_PLLON;
/* Wait till PLL is ready */
while((RCC->CR & RCC_CR_PLLRDY) == 0)
{
}
/* Select PLL as system clock source */
RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;
/* Wait till PLL is used as system clock source */
while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
{
}
}
else
{ /* If HSE fails to start-up, the application will have wrong clock
configuration. User can add here some code to deal with this error */
}
}
重要的寄存器:
CFGR:设置时钟源以及是否分频
CR :硬件的开启以及检测是否准备就绪
时钟树:
一:
HSE:高速外部时钟 系统时钟源默认为外部时钟
来源:无源晶振(常用8m)
控制:RCC_CR的第16位:HSEON配置
二
LSE:告诉内部时钟(精度较高)
来源:内裤RC时钟震荡
HSION
三:
锁相环时钟:PLLCLK
来源:HEI HSE
CFGR:HSI进入锁相环是否分频
PLLSRC:选择时钟源
四:系统时钟:
SYSCLK:系统时钟
来源:HSI HSE PLLCLK
由时钟切换位SW为来配置 通常为10 切换好之后SWS硬件配置为10
五:系统时钟配置好之后 有个AHB总线
AHB上有APB1 APB2挂在许多外设
六:S
HCLK:AHB高速总线时钟,速度为72M,为AHB总线的外设提供时钟,为内核系统定时器提供时钟Systick 为内核提供始终 FCLK
来源:系统时钟分频 最大为72
七:
PCLK1:APB1低俗总线时钟,最高为36M,为APB1的外设提供时钟,2倍频之后为APB1总线的定时器1-7提供时钟,最大为72Mhz
来源:HCLK分频
控制:RCC_CFGR时配置寄存器的PPRE1位
八
PCLK2:APB2高速总线时钟,最高为72M 为APB2的外设提供时钟,为APB1的定时器1和8提供时钟最大为72Mhz
来源:HCLK分频
九:
RTC时钟:实时时钟
来源:HSE_RTC(HSE分屏得到)、LSE(外部32.768KHZ的晶体提供) LSI(32khz)
控制:rcc备份域控制寄存器RCC_BDCR:RTCSEL位控制
十:
独立看门狗时钟:IWDGCLK 由LSI提供
十一:
MCO时钟输出:微控制器时钟输出引脚,由PA8服用所得
来源:PLLCLK/2,HSE,HSI,SYSCLK
控制:CFGR:MCO位
css时钟安全系统:
static void SetSysClockTo72(void)
{
__IO uint32_t StartUpCounter = 0, HSEStatus = 0;
/* SYSCLK, HCLK, PCLK2 and PCLK1 configuration ---------------------------*/
/* Enable HSE */
RCC->CR |= ((uint32_t)RCC_CR_HSEON);
/* Wait till HSE is ready and if Time out is reached exit */
do
{
HSEStatus = RCC->CR & RCC_CR_HSERDY;
StartUpCounter++;
} while((HSEStatus == 0) && (StartUpCounter != HSE_STARTUP_TIMEOUT));
if ((RCC->CR & RCC_CR_HSERDY) != RESET)
{
HSEStatus = (uint32_t)0x01;
}
else
{
HSEStatus = (uint32_t)0x00;
}
if (HSEStatus == (uint32_t)0x01)
{
/* Enable Prefetch Buffer */
FLASH->ACR |= FLASH_ACR_PRFTBE;
/* Flash 2 wait state */
FLASH->ACR &= (uint32_t)((uint32_t)~FLASH_ACR_LATENCY);
FLASH->ACR |= (uint32_t)FLASH_ACR_LATENCY_2;
/* HCLK = SYSCLK */
RCC->CFGR |= (uint32_t)RCC_CFGR_HPRE_DIV1;
/* PCLK2 = HCLK */
RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE2_DIV1;
/* PCLK1 = HCLK */
RCC->CFGR |= (uint32_t)RCC_CFGR_PPRE1_DIV2;
#ifdef STM32F10X_CL
/* Configure PLLs ------------------------------------------------------*/
/* PLL2 configuration: PLL2CLK = (HSE / 5) * 8 = 40 MHz */
/* PREDIV1 configuration: PREDIV1CLK = PLL2 / 5 = 8 MHz */
RCC->CFGR2 &= (uint32_t)~(RCC_CFGR2_PREDIV2 | RCC_CFGR2_PLL2MUL |
RCC_CFGR2_PREDIV1 | RCC_CFGR2_PREDIV1SRC);
RCC->CFGR2 |= (uint32_t)(RCC_CFGR2_PREDIV2_DIV5 | RCC_CFGR2_PLL2MUL8 |
RCC_CFGR2_PREDIV1SRC_PLL2 | RCC_CFGR2_PREDIV1_DIV5);
/* Enable PLL2 */
RCC->CR |= RCC_CR_PLL2ON;
/* Wait till PLL2 is ready */
while((RCC->CR & RCC_CR_PLL2RDY) == 0)
{
}
/* PLL configuration: PLLCLK = PREDIV1 * 9 = 72 MHz */
RCC->CFGR &= (uint32_t)~(RCC_CFGR_PLLXTPRE | RCC_CFGR_PLLSRC | RCC_CFGR_PLLMULL);
RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLXTPRE_PREDIV1 | RCC_CFGR_PLLSRC_PREDIV1 |
RCC_CFGR_PLLMULL9);
#else
/* PLL configuration: PLLCLK = HSE * 9 = 72 MHz */
RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_PLLSRC | RCC_CFGR_PLLXTPRE |
RCC_CFGR_PLLMULL));
RCC->CFGR |= (uint32_t)(RCC_CFGR_PLLSRC_HSE | RCC_CFGR_PLLMULL9);
#endif /* STM32F10X_CL */
/* Enable PLL */
RCC->CR |= RCC_CR_PLLON;
/* Wait till PLL is ready */
while((RCC->CR & RCC_CR_PLLRDY) == 0)
{
}
/* Select PLL as system clock source */
RCC->CFGR &= (uint32_t)((uint32_t)~(RCC_CFGR_SW));
RCC->CFGR |= (uint32_t)RCC_CFGR_SW_PLL;
/* Wait till PLL is used as system clock source */
while ((RCC->CFGR & (uint32_t)RCC_CFGR_SWS) != (uint32_t)0x08)
{
}
}
else
{ /* If HSE fails to start-up, the application will have wrong clock
configuration. User can add here some code to deal with this error */
}
}