x.Chin

typedef unsigned char   Xuint8;     /**typedef char            Xint8;      /**typedef unsigned short  Xuint16;    /**typedef short           Xint16;     /**typedef unsigned long   Xuint32;    /**typed

从小麒那边把照片拷过来了，终于可以记下自己今天的所见所感了。绝对长见识的一天！  这个牌子就够有说服力了吧^_^我们要登记信息然后进馆的时候遇到了点小麻烦，他们说这个展览不面向学生，不过后来幸好遇到一个好心的主管，让我们写了很简单的个人信息，就进去了。真是出门逢贵人，嘻嘻ADI的展台前面今天ADI有抽奖的，可惜没有赶上，不过我也根本不指望自己运气好到那种地步，能得到手机。其实我最大的愿望就是弄一个

xilnet库的头文件都在%EDK%/sw/lib/sw_services/xilnet_v2_00_a/src/include/文件夹下，我们在文件中经常看到的被引用的头文件写成 #include 这种样子，意思就是说包含进include中net文件夹下面的xilsock.h头文件，以此类推。另外，分析一下在xilnet中最常用的一个位域：struct xilsock_socket {   i

昨天去了趟SOPC实验室，老罗让两个研究生在里面研究Nexar2004怎么用，跟他们说目前还没有人会用呢，让他们赶快研究。好像Altium的培训要等到下个月。感觉Nexar2004没有那么好，所谓的支持第三方IP，也一定要有相应厂商提供的综合工具。比如下载到spartan里面，就一定要装好了ISE才可以，Nexar2004还是借助XST生成的netlist。至于其它的，和EDK的嵌入式系统开发工具

在ISE系列软件中，CPLD/FPGA设计的实现主要包括转换(Translate)、映射(Map)、布局布线(Place&Route)和时间参数提取(Timing)等几个方面。1.转换在转换过程中，多个设计文件和约束文件将被合并为一个NGD文件，并同时输出BLD文件。其中，NGD文件包含当前设计的全部逻辑描述，BLD文件时转换的运行报告。转换可以接受的设计文件包括END、EDF、EDIF和SEDI

 LMB connects only to the on-chip BRAMs.Its access latency is one clock cycle.OPB (IBM CoreConnect On-chip Peripheral Bus to access OPB compatible Peripherals) is the main bus to connect to the Microb

 刚刚过去的这一个小时没有白费！ EDK 6.3i 中终于Generate Libraries了，原来问题一直隐藏在一个恶心的bug后面：EDK 6.3i 不支持有空格的文件名！害得我我把文档有关software specifiction 这方面的搜了一遍又一遍，看了一遍又一遍，连那个该死的demos on demand 的演示录像都看了三遍！ 不管怎么样，有关platform studio的前期

Xilinx Embedded System Tools Reference Manual 上面清清楚楚地写着：LibGen generates the following directories and files:include directorylib directorylibsrc directory为什么我用了就什么都没有？！在microblaze_0文件夹下面就多了一个libsrc，而

现在gpio有两个版本，1.00a和2.00a，对channel的支持只有在2.00a里才有，才1.00a没有channel的概念，但是为了统一，姑且认为1.00a的gpio只有一个channel。v1.00a：#define XGPIO_DATA_OFFSET  0x00000000#define XGPIO_TRI_OFFSET   0x00000004#define XGpio_mSetDa

再没有见过比xilinx的assert更晦涩的assert函数了，这就是硬件相关带给人类（其实只有我）的....汗！#define XCOMPONENT_IS_READY     0x11111111  /* component has been initialized */#define XCOMPONENT_IS_STARTED   0x22222222  /* component has b

以下摘自http://www.altium.com.cn/nexar/无需硬件描述语言（HDL）, 就能在FPGA上开发嵌入式系统Nexar是电子设计行业第一套完整的、跨FPGA厂家的，在FPGA平台上设计嵌入式系统的系统工具。Nexar 与市场上供应的其他工具不同，工程师无需硬件描述语言（HDL/RTL）的经验，就能在FPGA平台上实现系统设计, 只要使用已熟悉的（板级系统）设计方法就可以在可编

Xilinx的API的确搞得我头大，文档说得又不清楚，上网找人请教吧，可能是用microblaze或者PPC的人都不上网吧，总是没有什么很理想的回答，干脆把发过帖的网址全都列出来：Google讨论组：  http://groups-beta.google.com/group/comp.arch.fpga/browse_thread/thread/4e4e93992fb3f05a/5a02294ec

Verilog-AMS和VHDL-AMS出现还不到4年，是一种新的标准。作为硬件行为级的建模语言，Verilog-AMS和VHDL-AMS分别是Verilog和VHDL的超集，而Verilog-A则是Verilog-AMS的一个子集。Verilog-AMS硬件描述语言是符合IEEE 1364标准的Verilog HDL的1个子集。它覆盖了由OVI组织建议的Verilog HDL的定义和语义，目的是