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FPAG
文章平均质量分 75
三_思
这个作者很懒,什么都没留下…
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ISE14.7 True Dual-port RAM 仿真学习
学习使用Xilinx FPGA的双端口RAM原创 2022-08-13 10:53:27 · 1512 阅读 · 0 评论 -
LVDS,LVTTL,LVCOMS等常见电平标准
文章目录前言一、数据传输速率与距离二、电平标准1.差分信号2.单端信号前言我们常见的电平标准有很多,单端的例如LVTTL,差分的例如LVDS。但在实际使用时,却有以下几个问题。1.应该在哪里使用?2.有什么好处?3.有什么限制?一、数据传输速率与距离在高速率传输情况下,我们基本使用差分信号进行数据传输。我们得考虑数据需要传输多远,传输多快。从图中可以看出CML(Current-Mode Logic ) 和 LVPECL(Low-Voltage Positive-Emitter-C原创 2021-04-29 19:09:12 · 10901 阅读 · 2 评论 -
Spartan-6系列 FPGA IO口输出电流
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Markdown编辑器你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Mar原创 2021-01-04 21:54:07 · 5914 阅读 · 0 评论 -
FPGA组合逻辑设计——译码器
导读在数字电路中可以根据电路功能的不同分为组合逻辑电路与时序逻。组合逻辑组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。时序逻辑而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。组合逻辑设计之译码器在次中将通过一个组合逻辑电路的设计再次熟悉 Quartus Pr...原创 2018-12-23 17:21:03 · 2864 阅读 · 0 评论 -
AXI4-STREAM DATA FIFO学习
如图是该fifo的配置图,vivado版本2018.2.AXI4-Stream Data FIFO 配置General OptionsComponent Name器件名字FIFO depthFIFO的深度,可以在16到32768之间变化,具体情况视情况而定,但要是2的n次幂。Enable packet mode使能包模式:此项设定需要TLAST信号被使能。FIFO的操作...原创 2019-05-17 21:48:36 · 20041 阅读 · 3 评论 -
Xilinx FFT IP v9.1的使用学习
概述该ip可以实现N=2m2^m2m点的DFT或者IDFT,(m=3~16).输入数据精度 bx= 8 – 34相位因子精度 bw= 8 – 34输入的数据类型:未缩放(全精度)的定点数缩放的定点数块浮点数可以在运行时配置变换点数有四种运算架构可供选择Pipelined Streaming I/ORadix-4 Burst I/ORadix-2 Burst I/...原创 2019-05-23 14:17:03 · 6582 阅读 · 7 评论