Verilog
文章平均质量分 93
三_思
这个作者很懒,什么都没留下…
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ISE 14.7 FIFO 仿真学习
基于 ISE14.7 的 LogiCORE IP FIFO Generator 仿真学习,主要在于IP核的时序、使用以及注意事项,不会过多介绍FIFO的作用以及配置。原创 2022-10-08 21:12:21 · 1420 阅读 · 0 评论 -
ISE14.7 True Dual-port RAM 仿真学习
学习使用Xilinx FPGA的双端口RAM原创 2022-08-13 10:53:27 · 1548 阅读 · 0 评论 -
FPGA组合逻辑设计——译码器
导读在数字电路中可以根据电路功能的不同分为组合逻辑电路与时序逻。组合逻辑组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。时序逻辑而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。组合逻辑设计之译码器在次中将通过一个组合逻辑电路的设计再次熟悉 Quartus Pr...原创 2018-12-23 17:21:03 · 2886 阅读 · 0 评论 -
AXI4-STREAM DATA FIFO学习
如图是该fifo的配置图,vivado版本2018.2.AXI4-Stream Data FIFO 配置General OptionsComponent Name器件名字FIFO depthFIFO的深度,可以在16到32768之间变化,具体情况视情况而定,但要是2的n次幂。Enable packet mode使能包模式:此项设定需要TLAST信号被使能。FIFO的操作...原创 2019-05-17 21:48:36 · 20367 阅读 · 3 评论 -
Xilinx FFT IP v9.1的使用学习
概述该ip可以实现N=2m2^m2m点的DFT或者IDFT,(m=3~16).输入数据精度 bx= 8 – 34相位因子精度 bw= 8 – 34输入的数据类型:未缩放(全精度)的定点数缩放的定点数块浮点数可以在运行时配置变换点数有四种运算架构可供选择Pipelined Streaming I/ORadix-4 Burst I/ORadix-2 Burst I/...原创 2019-05-23 14:17:03 · 6627 阅读 · 7 评论