验证
茶花煮酒
显微手术机器辅助控制,眼科、神经外科术式三维建模,基于强化学习的机器人控制系统开发
展开
-
clock gate cell 时钟门控单元
1、结构图(锁存器,与门,D触发器)latch或reg:用于同步使能信号,防止出现亚稳态和毛刺。与门:使能信号无效时,关断模块输入时钟。D触发器:简化的reg。2、为什么需要clk gate?模块不工作时,clk翻转浪费功耗。模块/reg相当于一个DFF,但是en为高时,模块才工作,clk才有效。不工作时,clk翻转浪费功耗。3、如何clk gate?将一直翻转的时钟变为en有效才翻转的时钟,即将CLK转化为CLK_G。4、基于与门的clk gate(会有右图所示问题转载 2021-09-21 18:23:42 · 6448 阅读 · 0 评论 -
systemverilog:重载
参考文献:http://blog.sina.com.cn/s/blog_5df550ff0102v5y6.html原创 2021-06-11 16:38:56 · 900 阅读 · 0 评论 -
`uvm_do系列宏
一、`uvm_do系列宏包括:`uvm_do `uvm_do_pri `uvm_do_with `原创 2021-06-11 01:02:31 · 1720 阅读 · 0 评论 -
SystemVerilog(六):Testbench(绿皮书)
class transaction; // 4属性2方法的事务 rand bit[31:0]src,dst,data[8]; // 随机化数据,dst表目的,src表源 bit[31:0]crc; // 循环冗余校验 virtual function void calc_crc; // 基类虚方法,可以在扩展类中重写 crc=src^dst^data.xor; endf.原创 2020-06-23 16:29:19 · 2328 阅读 · 1 评论 -
SystemVerilog(零):Verilog数据类型、语法、例程
1、模块是基本描述单位2、端口默认是线网数据类型。端口长度声明,默认1位。output [0:3]Z;4位3、assign:连续赋值语句4、编译器指令:` timescale 1ns /100ps 时间单位、时间精度5、语句并发6、数据流等设计描述方式7、always=事 件控制(判断条件)+顺序过程。always语句块可以理解为while语句吗?...原创 2020-06-13 11:30:30 · 3189 阅读 · 0 评论 -
手撕sv
1、测试functionmodule hello; function void add(input int num1,num2); $display("sum is",num1+num2); endfunction initial begin $display("hello2"); add(3,4); endendmodule原创 2020-06-08 23:15:47 · 269 阅读 · 0 评论 -
SystemVerilog(三):coverage
1、验证的一般过程:通过技术指标设计验证计划,开展验证工作。2、覆盖率的显式隐式表示:显式通过SV环境CRT测试,覆盖率在验证后主动分析。隐式通过Directed Tests来测试,覆盖率可以自己得出。...原创 2020-06-04 22:30:51 · 1394 阅读 · 0 评论 -
SystemVerilog(四):EDA工具modelsim
一、FPGA设计验证包括功能仿真、时序仿真和电路仿真。功能仿真指仅对逻辑功能进行模拟测试,以了解其实现的功能是否满足原设计的要求。 仿真过程没有加入时序信息, 不涉及具体器件的硬件特性,如延时特性等。时序仿真是在HDL满足功能要求的基础上,在布局布线后,提取有关的器件延迟、连线延时等时序参数信息,并在此基础上进行仿真,是接近于器件真实运行状态的一种仿真。以上两种仿真,modelsim都可以完成。仿真流程:创建工程、编写源代码、编译、启动仿真器、运行仿真。二、仿真测试文件(Test Ben转载 2020-06-02 20:43:10 · 3020 阅读 · 0 评论 -
SystemVerilog(一):任务和函数
一、任务和函数时延语句:# 10 阻塞语句:@、wait函数:不能使用时延语句和阻塞语句, 大部分不能调用任务。void函数可以被任何任务、函数调用。子程序:任务和函数都是两种用来定义子程序的 方式。若消耗仿真时间,使用任务。若不消耗仿真时间,使用函数。sv给任务和函数增加了新的语义特性,他们对高级抽象建模十分重要。包括静态和自动作用域、参数传递、线程、参数化函数。二、作用域1、作用域:任务和函数局部定义的函数是静态作用域。如果多次调用函数/任务,局部变量将在多个函数执行线程中共享.原创 2020-05-28 10:23:45 · 2140 阅读 · 0 评论 -
SystemVerilog(二):IPC 触发线程、阻塞线程、等待线程竞争
一、触发线程、阻塞线程、等待线程竞争程序:sv P193 例7.20先放结论:1、触发线程早于阻塞线程、等待线程,则后两者不会触发。2、同一仿真时间下,触发线程执行顺序在前,阻塞线程不会触发,等待线程触发。解析:@阻塞事件控制边缘敏感,边缘触发步长极短,阻塞线程会错过触发。3、阻塞线程、等待线程仿真时间或执行顺序早于触发线程,则两线程会触发。二、IPC线程同步通信概念整理1、竞争:一个事件同一时间,a线程阻塞事件,b线程触发事件,则发生竞争。2、事件控制方式:@...原创 2020-05-27 17:01:28 · 466 阅读 · 0 评论