卡拉迪亚的曙光-CSDN博客

实验要求：在之前的浮点型乘法器的基础上，向输入信号加上一个寄存器，修改代码并使之正确运行。Modify the VHDL to add registers to the inputs and verify it still behaves correctly.通用的寄存器(即 FF/flipflop 或 register)的代码：LIBRARY ieee;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;ENTITY re

2022-01-01 22:13:57 407

原创 VHDL实验1：对浮点型乘法器的验证(2)

简单的testbench用于验证浮点型乘法器

2021-12-19 20:57:25 551

原创 VHDL实验1：浮点型乘法器及分步代码(1)

Floating-Point Multiplication，32位浮点型乘法器

2021-12-12 20:34:52 1581 2

卡拉迪亚的曙光的博客

原创 VHDL学习笔记-（6）LAB2.1 奔腾Pentium4处理器中的加法器1：进位选择加法器CSLA

原创 VHDL学习笔记-（5）LAB1.6 累加器accumulator

原创 VHDL学习笔记-（4）LAB1.5 波纹进位加法器RCA

原创 VHDL学习笔记-（3）LAB1.3 基本的存储单元及寄存器

原创 VHDL学习笔记-（2）LAB1.2 根据MUX21的testbench写DUT

原创 VHDL学习笔记-（1）Generic类属

原创 Cadence的PSPICE中CCCS，VCCS，CCVS和VCVS受控源元件库

原创 VHDL实验1：为浮点型乘法器加上寄存器(3)

原创 VHDL实验1：对浮点型乘法器的验证(2)

原创 VHDL实验1：浮点型乘法器及分步代码(1)

空空如也

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