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RSS订阅原创 自己常用的Python正则表达式
贪婪匹配与非贪婪匹配与修饰符re.sub的lambda用法search返回的group链接1. Python re模块2. 菜鸟教程正则表达式3. 博客Python re模块4. 网易云课堂：看文档学爬虫——Python正则表达式..........
2019-04-23 00:19:42
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原创 关于FPGA设计中实现信号延时的资源消耗
在FPGA设计中我们经常会遇到对一个信号进行延时的情况，一般只延时一个或几个CLK时，通常是直接打拍，如果要延时的CLK较多时，我们会选择移位寄存器IP核，而有时为了方便，我们常常会使用下面的方式always @ (posedge clk) begin a <= {a[WIDTH-2: 0], en};end前段时间我临时对一个脉冲信号延时8192个CLK就使用了这种写法，当时有意...
2019-04-15 23:58:49
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原创 记一次FPGA工程艰难的debug经历（模块一定要寄存器输出）
最近调试一个项目，时序没有报错，仿真没有问题，但是上板始终差一个bit，因为更换过器件，所以怀疑IP，各种怀疑，最后没办法，只能在signaltap上一个模块一个模块抓，然后跟仿真结果对比，最终定位到一个计数器。计数器的代码如下always @(posedge clk or posedge reset) begin // 模块3 if (reset) dinCnter ...
2019-04-15 21:58:51
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原创 关于Altera stratix 4的PLL IP核生成的时钟频率不准
世界上没有PLL不能生成的时钟，如果一个PLL不够，那就两个 —— 尼古拉斯·赵四前两天调试一个项目的时候遇到一个pll的问题，感觉以后也会遇到类似的问题，记录一下。调试平台调试平台如下图所示，基带主时钟为56MHz，由外部输入125MHz的参考时钟给到PLL生成，DDC做一个14MHz的频谱搬移，DDC时钟也是56MHz，使用Cordic算法生成cos和sin信号（其实这里不需要用Co...
2019-04-15 21:52:33
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原创 自己常用的Python查找表
1. 进制转换（Python负数二进制补码）# 转10进制int('010', 2) # 2进制int('0x02', 16) # 16进制# 转2进制bin(10) # 10进制转二进制，输出'1010''{:08b}'.format(10) # 8bit的二进制，高位补零，输出'00001010'bin(pow(2,5)-10) # 求-...
2019-04-11 11:27:16
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log2and10.sv
2019-08-16
CRC32的FPGA并行实现原理及MATLAB仿真
2018-11-12
IEEE Std 1364TM-2005: IEEE Standard for Verilog Hardware Description Language.
2018-07-18
Verilog Coding Styles for Improved Simulation Efficiency.
2018-07-18
MATLAB_Simulink_for_Digital_Communication_program_for_student
2016-08-23
空空如也
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