Verilog代码和FPGA硬件的映射关系(五)

最新推荐文章于 2024-05-17 15:13:14 发布

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分类专栏： FPGA Altera Verilog 文章标签： verilog fpga intel

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既然我们可以指定寄存器放在IOB内，那我们同样也可以指定PLL的位置。首先要确保我们有多个PLL才行。如图1所示，我们所使用的EP4CE10F17C8芯片刚好有两个。
在这里插入图片描述

图1

为了演示这个例子，我们使用pll工程，RTL代码如下所示：

//--------------------------------------------------
01 module	pll(
02 		input	wire	sys_clk			,	//系统时钟50MHz
03 		
04 		output	wire	clk_mul_2		,	//系统时钟经过2倍频后的时钟
05 		output	wire	clk_div_2		,	//系统时钟经过2分频后的时钟
06 		output	wire	clk_phase_90	,	//系统时钟经过相移90°后的时钟
07 		output	wire	clk_ducle_20	,	//系统时钟变为占空比为20%的时钟
08 		output	wire	locked				//检测锁相环是否已经锁定，只有该信号为高时输出的时钟才是稳定的
09 );
10 
11 //------------------------pll_ip_inst------------------------
12 pll_ip	pll_ip_inst(
13 		.inclk0 	(sys_clk 		),	//input	inclk0 
14 	                                        
15 		.c0	  		(clk_mul_2 		),  //output    c0 	
16 		.c1 	  	(clk_div_2 		),  //output    c1 	
17 		.c2 		(clk_phase_90 	),  //output    c2 	
18 		.c3 		(clk_ducle_20 	),  //output    c3 	
19 		.locked 	(locked 		)   //output    locked 
20 );
21 
22 endmodule
//--------------------------------------------------

代码编写完后依然需要点击“Start Analysis & Synthesis”图标进行分析和综合。然后双击“Netlist Viewers”下的“RTL Viewer”查看RTL视图。
在这里插入图片描述

图2

点击“Start Compilation”图标全编译进行布局布线，然后打开Chip Planner视图。Chip Planner打开后的界面如图3所示，我们可以看到在版图模型中左下角有一块颜色变深的区域，与之形成鲜明对比的是右上角颜色没有变深的位置，这就是我们FPGA芯片中两个PLL的位置，而颜色变深的区域说明资源被占用。
在这里插入图片描述

图3

放大并点击该PLL，如图4所示，可以在右侧看到该PLL的结构图中显示的部分蓝色高亮信号，下面“Location”则显示了该PLL的名字为“PLL_1”。
在这里插入图片描述

图4

如图5所示，选中该PLL后点击左侧的图标显示扇入扇出线路径，可以看到PLL在芯片内的连接关系。
在这里插入图片描述

图5

如图6所示，我们回到工程界面点击“Assignment Editor”图标来约束PLL的位置。
在这里插入图片描述

图6

如图7所示，在打开的“Assignment Editor”界面中点击“To”下面的“<>”添加要约束的项。
在这里插入图片描述

图7

在打开的“Node Finder”界面中我们找到信号的输入key_in，如图8所示，根据序号顺序，在①处的“Named :”选项框中输入“pll”，点击 ②处的“List”，在③处的“Node Found :”列表中就会列出名为altpll:altpll_component的信号，双击③处的altpll:altpll_component 信号或点击图标④，altpll:altpll_component信号就被添加到⑤处的“Selected Nodes:”中了。如果我们想取消⑤处选择的信号则在“Selected Nodes:”选中该信号后点击图标⑥即可。设置完毕后点击“OK”退出。
在这里插入图片描述