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原创 【C001】如何在Xilinx FPGA中实现高质量时钟输出
在xilinx的FPGA中,要实现高频时钟的输出,并保证时钟质量,最有效的方案是使用ODDR来产生。 在xilinx的FPGA中,要实现高频时钟的输出,并保证时钟质量,最有效的方案是使用ODDR来产生。例如,需要输出的时钟为CLK,用CLK来驱动ODDR,让ODDR在CLK的上升沿输出0或1,在CLK的下降沿输出1或0,从而产生一个时钟脉冲CLKOUT,CLKOUT的时钟频率和CLK完全相同。ODDR位于IOB里面,如果CLK是由BUFG驱动的,那么从CLK到ODDR的路径...
2018-10-16 10:51:29 4498 1
原创 [转]FPGA系统总结
FPGA 总结系统架构确定,下一步就是FPGA与各组成器件之间互联的问题了。通常来说,CPU和FPGA的互联接口,主要取决两个要素: (1)CPU所支持的接口。 (2)交互的业务。 通常来说,FPGA一般支持与CPU连接的数字接口,其常用的有EMIF,PCI,PCI-E,UPP,网口(MII/GMII/RGMII),DDR等接口。作为总线类接口,FPGA通常作...
2018-08-02 10:39:21 7384
原创 【V001】ISE chipscope 连接不上FPGA 或找不到JTAG
又可能是因为电脑是64位的 ,却打开了32位的chipscope ,换成64位的就可以了
2018-07-11 09:27:37 5083 7
原创 【转】为什么FPGA难学?是因为你还没搞清背后的根源
经常看到有初学者的提问,本人零基础,想学FPGA,求有经验的人说说,我应该从哪入手,应该看什么教程,应该用什么学习板和开发板,看什么书等,希望有经验的好心人能够给我一些引导。FPGA到底怎么学呢?如果想速成,那就上网看视频吧,这样主要是面对应用的,一个小时内让你的板子运行起来。早期起来的快,活学活用,就是后期没有系统理论支持,会有些吃力,特别是大项目,那完全是个悲剧。国内做的可以的,我知道的就是周...
2018-07-07 18:46:52 4595 1
原创 【S001】怎么才能避免写代码时候的粗心错误
忘写敏感列表,信号忘记定义,位宽不匹配,标点符号忘打等等,诸如此类的低级错误,对FPGA设计进度,有很大的影响,降低工作效率,。那怎么才能避免呢?这不单单是粗心的原因,因为我们总是在粗心,怎么告诫自己都不会有作用,那就形成习惯,形成固定的流程,就不会再犯这些低级的错误。流程:先定义信号,位宽,中间变量,端口连接把always 写好,看begin end 是否对应用查找看变量是否定义了,再例化检查标...
2018-06-11 21:12:53 1311 1
原创 【V002】用vivado自带仿真工具,仿真FFTip核时,一直失败,停在检查点
[VRFC 10-516] comparison between unequal length arrays always returns FALSE ["C:/wrk/2016.4/nightly/2016_12_14_1733598/packages/customer/vivado/data/ip/xilinx/xbip_utils_v3_0/hdl/xbip_utils_v3_0_vh_rf...
2018-06-11 19:35:38 4936 2
原创 【V003】vivado 综合后查看原理图,多个模块被综合掉
问题:vivado 综合后查看原理图,多个模块被综合掉原因就是:顶层例化,连线忘记定义废了我好长时去找原因,刚开始我只查找连线连上了没,但是没有看连线是否定义,orz~写代码要逐渐形成流程习惯,形成习惯后,便不会留下这低级失误流程:首先定义信号,位宽再例化检查标点符号...
2018-06-11 13:40:50 25547 10
原创 【S003】用Verilog写一个数组,会耗费很多资源
不要在代码里用HDL语言去写一个数组,像下面这样注:行前的语句意思是,告诉编译器强制将此ram类推综合成分布式ram,将这句话注释掉,综合出来也是同样的结果。综合后,生成电路图如下,看那密密麻麻,错综复杂的IO线,心疼==所耗资源如下两图所示:总结:再FPGA设计电路时,尽量不要使用这种数据,要么写成带地址的ram,或者使用寄存器,都比这种数组要好的多...
2018-06-08 21:20:43 15646 5
Xilinx xdma IP核配套Windows 驱动 Win7 Win10
2023-04-13
sublime text3 verilog&VHDL;语言专版
2018-11-08
Writing Testbenches using SystemVerilog
2018-08-07
TCL_TK入门经典
2018-08-07
002_IP核芯志-数字逻辑设计思想
2018-08-07
《WRITING TESTBENCHES Functional Verification of HDL Models》
2018-08-07
system verilog_IEEE官方标准手册-2012_IEEE_P1800
2018-08-07
verilog_IEEE官方标准手册-2005_IEEE_P1364
2018-08-07
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