GMII,RGMII,SGMII,TBI,RTBI接口信号及时序介绍

   简介 MII是英文Medium Independent Interface的缩写,翻译成中文是“介质独立接口”,该接口一般应用于以太网硬件平台的MAC层和PHY层之间,MII接口的类型有很多,常用的有MII、RMII、SMII、SSMII、SSSMII、GMII、RGMII、SGM...

2018-12-10 16:01:24

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Beyond Compare 30天评估期已过解决方案

在注册表中查找“Beyond Compare 4”的相关注册信息,路径如下为HKEY_CURRENT_USER\Software\Scooter Software\Beyond Compare 4 删除其下的“CacheID” 此时重新打开”Beyond Compare 4“,又可是使用了,评...

2018-12-05 11:47:28

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Process Explorer查找占用文件(或文件夹)的进程

  2017年04月06日 15:49:14 hchaoh 阅读数:2252更多 个人分类: Process Explorer 在Windows中删除文件(或文件夹)时可能会遇到不能删除的情况。 例:   有时候找到这个占用文件(文件夹)的进程相当麻烦。 用Process Explo...

2018-11-23 16:54:19

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我决定每天更新一篇博客

我决定每天更新一篇博客,

2018-11-19 11:08:46

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快速掌握一个语言最常用的50%

快速掌握一个语言最常用的50% 2008年10月25日 23:17:00 myan 阅读数:151677 标签: 语言编程regextddextensionjava 版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.csdn.net/myan/article/de...

2018-11-19 10:54:14

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《XDC约束技巧之时钟篇

《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括,相比较而言,XDC中的I/O约束虽然形式简单,但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式,所以从UCF到XDC的转换过程中,最具挑战的可以说便是本文将要讨论的I/O约束了。 继《XDC约...

2018-11-01 09:18:59

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Testbench编写指南(2)文件的读写操作

Testbench编写指南(2)文件的读写操作 2018年05月27日 17:36:13 FPGADesigner 阅读数:996 版权声明:本文为博主原创文章,未经博主允许不得转载。 https://blog.csdn.net/FPGADesigner/article/details/804...

2018-10-30 15:19:08

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如何在Xilinx FPGA中实现高质量时钟输出

          在xilinx的FPGA中,要实现高频时钟的输出,并保证时钟质量,最有效的方案是使用ODDR来产生。例如,需要输出的时钟为CLK,用CLK来驱动ODDR,让ODDR在CLK的上升沿输出0或1,在CLK的下降沿输出1或0,从而产生一个时钟脉冲CLKOUT,CLKOUT的时钟频...

2018-10-16 10:51:29

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FPGA图像处理系列——实现窗处理

窗处理是图像处理中常见的一种处理,它的思想是对于图像矩阵,通过一个固定大小(例如3*3)的小矩阵对图像进行运算操作。常用的窗处理包括Sobel边缘检测,形态学操作,模糊滤波,高斯滤波等。在基于PC的图像处理领域,可以方便的实现窗处理操作。比如,在opencv库中可以自己随意构建窗口大小,然后调用相...

2018-09-19 18:02:21

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【Vivado使用误区与进阶】XDC约束技巧——时钟篇

      转自http://www.globalicnet.com/bbs/question/detail_3102.html   Xilinx 的新一代设计套件Vivado中引入了全新的约束文件XDC,在很多规则和技巧上都跟上一代产品ISE中支持的UCF大不相同,给使用者带来许多额外...

2018-09-17 13:26:42

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chrome 被毒霸劫持

开“注册表编辑器”后,按照这个路径“HKEY_CURRENT_USER/SOFTWARE/Microsoft/Internet Explorer/Main”,即:   (1)先点击“HKEY_CURRENT_USER”; (2)再点击“SOFTWARE”; (3)再点击“Microsoft...

2018-09-15 19:31:37

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能综合和仿真但是不能生成 BIT 流文件的解决方法

能综合和仿真但是不能生成 BIT 流文件的解决方法 生成流文件时老是报错: 错误信息: [Drc 23-20] Rule violation (LUTLP-1) Combinatorial Loop - 1 LUT cells form a combinatorial loop. This c...

2018-08-17 18:30:23

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关于一段式、两段式、三段式状态机

关于一段式、两段式、三段式状态机          FPGA工程师无时无刻不在接触状态机,那么状态机的编写到底用几段式呢,这个问题会一直困扰FPGA的初学者,而问题的答案似乎都很古老,传统的建议是用二段式或者三段式状态机。        首先解释一下为什么传统建议使用二段式或者三段式状态机,...

2018-08-09 11:35:10

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成为一个有目标的学习者,【简直在说我】

  成为一个有目标的学习者     我一个好朋友,他在一家国内较大借贷平台做前端工程师,每天五点起床,早早的到公司,开始读一些经典的前端类的书籍。起的这么早的动力是觉得自己还没能够掌握前端的很多细节,真正在做开发的时候,依然会忘记之前看到过的东西,总是下意识的告诉自己:『可能我还处在入门水平...

2018-08-09 10:58:34

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VIVADO 级联 MODELSIM 仿真 RE-LAUNCH 问题

VIVADO 级联 MODELSIM 仿真 RE-LAUNCH 问题   用 ISE 级联好后,修改设计代码,可以直接重新 run do 文件进行仿真,不必关闭 Modelsim。 Vivado 级联 Modelsim 仿真出现修改设计代码后重新 run do 文件,波形没有随着代码修改而改...

2018-08-08 13:49:39

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数字IC之-Verilog编译器指示语句

数字IC之-Verilog编译器指示语句      设计者在写设计代码时,有时可能针对仿真写一些语句,这些语句可能是不为DC所接受,也不希望DC接受;设计者如果不对这些语句进行特殊说明,DC读入设计代码时就会产生语法错误。另一种情况是,设计者在写设计代码,有些设计代码是为专有的对象写的(如公司内...

2018-08-07 09:31:14

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FPGA 总结001

FPGA 总结 系统架构确定,下一步就是FPGA与各组成器件之间互联的问题了。通常来说,CPU和FPGA的互联接口,主要取决两个要素:     (1)CPU所支持的接口。     (2)交互的业务。       通常来说,FPGA一般支持与CPU连接的数字接口,其常用的有EMIF,PCI,...

2018-08-02 10:39:21

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跨边界综合

      一.跨边界综合概述      一个HDL顶层设计一般是由若干个一级模块组成,而一级模块又可能包含若干个二级模块,每一级模块都可能包含更低层次的模块,由此形成设计的层次化。HDL代码综合的时候,可以选择是跨边界综合还是保持设计单元的原有层次结构。        综合时可以保持...

2018-07-20 16:40:08

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Xilinx FPGA 的PCIE 设计 - CSDN博客​​​​​​​

  Xilinx FPGA 的PCIE 设计 - CSDN博客  

2018-07-18 10:46:34

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通吃所有的版本,有史以来期限最长功能最多的_Vivado_的license文件

通吃所有的版本,有史以来期限最长功能最多的_Vivado_的license文件 - FPGA|CPLD|ASIC论坛 - 中国电子技术论坛 - 最好最受欢迎电子论坛!  

2018-07-17 16:53:02

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