【S003】用Verilog写一个数组，会耗费很多资源

已于 2023-04-20 23:16:07 修改
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分类专栏： # 设计经验 文章标签： fpga开发
于 2018-06-08 21:20:43 首次发布
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不要在代码里用HDL语言去写一个数组,像下面这样

注：行前的语句意思是，告诉编译器强制将此ram类推综合成分布式ram，将这句话注释掉，综合出来也是同样的结果。

综合后，生成电路图如下，看那密密麻麻，错综复杂的IO线，心疼==

所耗资源如下两图所示：

总结：

再FPGA设计电路时，尽量不要使用这种数据，要么写成带地址的ram，或者使用寄存器，都比这种数组要好的多

刻一
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