FPGA实现AM调制

最新推荐文章于 2024-09-05 22:28:43 发布

憨批无解

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文章标签： fpga

本文链接：https://blog.csdn.net/qq_20260541/article/details/106505932

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VIVADO实现AM调制信号（不带载波）

在上节中说了如何使用DDS的IP核，但是我们需要注意一点的事，我们㤇用频率控制字来控制频率的大小，所以在第二页的时候我们需要设置为可编程的。图如下
参数如上图设置，具体的频率设置在第一页，你需要多少频率就在fclk中设置。步进值就在设置频率的字宽中设置。f（步进）=fclk/2^字宽。
这就控制了我们的一个载波，当然本地信号也是用dds产生。
fclk的提供由一个系统时钟分频模块产生，我们可以在IP核那一块搜索CLK，点击建立IP核
设置这个IP核我们需要注意一点，信号频率很低，无法直接由时钟模块得到，所以我们需要将时钟分频之后再供给调制信号的DDS内核
下面是分频模块

// 分频器
module count_xinhao(
input xinhao,
output clk
    );
    reg [6:0]count=1;
    reg tran_clk=1;
    assign clk=tran_clk;
    always@(posedge xinhao) begin
    if(count==50) begin //分频一百
    tran_clk=~tran_clk;
    count=0;  //归零还是归一
    end
    else 
    count=count+1;
    
    end
endmodule

我们需要做的是将CLK时钟产生的信号分频之后，供给DDS的内核，在我的设计中载波的DDS内核频率为81.92MHZ，而调制信号的内核为81.92KHZ，所以我们需要将它一千分频（我上面就是实验一下）
使用两个信号，目前我是直接用乘法器相乘，不能够调节参数ma，如果需要调节请接着看下面的章节。解调也会慢慢做完