uartfifo实验

首先贴出 FIFO原理图

图1  FIFO原理图

从图中可以看出， 当时钟上升沿以来，同时写请求wrreq为高电平时，数据data 01送入FIFO中，若读请求rdreq为高电平数据从q端将数据输出FIFO。若FIFO里数据为空，empty=1;否则empty=0;

uartfifo实验工程RTL图

图2  uartfifo实验工程RTL图

整个工程的时钟为25MHZ,datagene模块每1S产生16个从0加一的十六进制的数据（在1S周期内的最后16个时钟周期进行累加并输出，写请求有效）；中间模块就是本实验的主角FIFO模块，该模块通过已安装的IP核直接调用出来，配置为宽度为8位，深度为256个单元。输入包括25M时钟，八位数据端口data,读/写请求 rdreq/wrreq，fifo中是否为空 的 标志的输出端口empty还有数据输出端口q；第三个模块为串口发送模块。FIFO数据输出端口q输入到串口发送模块作为待发送的数据。以下贴出整个实现的流程图。

                                                                           图3 工程流程图

实验结果：

                                                                         图4 串口数据显示

整个实验做下来，产生了两个问题：

1、modelsim仿真如何查看综合后的中间信号线波形？

我现在想到的是比较土的办法就是将中间信号线改成输出端口线。如何在modelsim中调出全部的信号线呢？

2、如何将仿真的时间加快？