VHDL从一个例子开始-----锁存器

VHDL的学习从一个例子开始学起-----锁存器的设计。锁存器是一个简单的数字电路，下图是1位锁存器的原理图。

                                                                                  

图1 1位锁存器的原理图

其中，引脚D是锁存器的输入，ENV是锁存器的使能引脚，Q是锁存器的输出引脚。当ENV=1时，Q=D；当ENV=0时，Q为上次D的输入。下面是VHDL的程序：

--IEEE库引用说明

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

--实体声明
ENTITY Latch is
Port(D,ENV:IN STD_LOG;
        Q:OUT STD_LOGIC;);
END ENTITY Latch ;

--结构体声明
ARCHITEC