【Quartus II】VHDL组合逻辑-时序逻辑练习

一.在Quartus II中用原理图输入法设计4位加法器

这里利用上次生成的一位全加器原理图（参考：https://blog.csdn.net/qq_45659777/article/details/123444666）
，通过四个一位全加器实现4位全加器

半加器原理图：

半加器波形文件：

1位全加器原理图：

1位全加器波形图：

1.打开1位全加器项目文件

2.新建4位全加器原理图文件

注意这里用到了总线Bus Line
在对线命名的时候，选中该条线，然后右键，选择properties，就可以给线命名了。

保存该文件，并编译
编译成功，无错误

3.新建波形文件

保存，编译


满足公式：s=a+b+c；s>15，进位c=1
该全加器为4位全加器，当低位数字开始相加时，会加上开始的进位，依次从低位开始相加，同时地位向高位进位。

4.引脚绑定及测试

查看开发板引脚图，找到相关引脚，将需要使用的引脚，绑定到原理图上对应的输入处

相应找到LED引脚配置为输出

绑定引脚


绑定成功

下载测试

把开发板接上电源，USB 接口接电脑。打开电源开关（注意不用下载时请一定关闭开关，以免烧坏板子）。点击软件工具栏上的按钮 ，则出现下载界面。第一次下载需安装硬件。即在下载界面中点击按钮“hardware setup…”，然后在弹出的对话框中选择“USBblaster”，再点击“ok”，则硬件被安装上。

安装好硬件后，在下载的.sof文件后打钩，再点击start，看到100%（successful），下载成功