向兴
要站在巨人的肩膀上进步!
专业即芯片设计、算法实现。芯片设计就是电路设计,算法实现就是数学实现。
万物互联可通过电路设计实现,各种算法、大模型可通过数学实现。
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转载-32个关于FPGA的学习网站
专注Verilog和FPGA开发板项目实战转载 2023-09-01 14:38:08 · 757 阅读 · 0 评论 -
解决Error (169281)、Error (169282)报错问题,QuartusII设置Virtual Pin虚拟管脚的详细操作方法
解决配置Virtua Pin管脚的问题。原创 2024-04-17 15:33:43 · 151 阅读 · 0 评论 -
verilog流水线实现的优势
通过将大量的逻辑功能划分成多个小的功能模块,并使用寄存器进行数据传输,可以实现在一个时钟周期内完成多个操作。但是要注意的是,流水线设计需要仔细考虑寄存器的位置、时钟管理等细节问题,以确保设计的正确性和可靠性。3,在每个时钟周期内,将输入数据传输到下一个功能模块,并将上一个功能模块的输出数据存储到寄存器中;4,易于并行处理:由于每个功能模块都是独立的,因此可以很容易地实现并行处理,进一步提高系统的性能。3,模块化设计:每个功能模块都是独立的,可以单独进行设计和验证,提高了设计的可维护性和可重用性;转载 2023-11-15 22:40:54 · 114 阅读 · 0 评论 -
转载,FPGA概念理解之:Xilinx的Vivado与ISE区别
Vivado替代了ISE。ISE更新到14.7版本不再更新。转载 2023-08-31 09:30:59 · 785 阅读 · 0 评论 -
基于FPGA开发板使用Verilog设计PWM呼吸灯实验
解决PWM呼吸灯实验!原创 2022-12-03 17:02:14 · 1461 阅读 · 0 评论 -
基于FPGA开发板的按键消抖实验
解决消抖按键验证!原创 2022-11-26 18:26:23 · 1211 阅读 · 0 评论 -
Vivado下按键实验
解决按键实验!原创 2022-11-26 10:58:33 · 1515 阅读 · 0 评论 -
FPGA片内FIFO读写测试实验(异步FIFO设计)
解决异步FIFO的设计,在vivado上利用IP核。原创 2022-11-25 20:37:04 · 1120 阅读 · 0 评论 -
FPGA片内ROM读写测试实验
解决使用FPGA 开发板 的ROM ip核,实质上是利用 RAM 资源来实现 ROM,但不是真正意义的 ROM,而是每次上电都会先把初始化的值先写入RAM。原创 2022-11-25 11:54:27 · 2182 阅读 · 0 评论 -
Vivado中管脚约束文件要和design RTL文件名一致
约束文件XDC的名字要和design source中的RTL文件名要一致!原创 2022-11-25 11:16:57 · 794 阅读 · 0 评论 -
Vivado中注意在生成Bitstream中的文件设计问题,就是逻辑分析仪是对RTL进行配置,不是对Testbench文件进行配置。
解决使用FPGA开发板中配置逻辑分析仪的问题,注意生成Bitstream文件的配置是和RTL文件进行配置,不是和Testbench进行配置。原创 2022-11-24 22:29:44 · 884 阅读 · 0 评论 -
FPGA片内RAM读写测试实验+逻辑分析仪ila
解决FPGA片内RAM读写测试实验+逻辑分析仪进行对电路内部进行测试!原创 2022-11-24 20:12:39 · 884 阅读 · 0 评论 -
基于Vivado上用Verilog和vivado上的IP核中的锁相实现PLL锁相环进行倍频、分频。其中给定时钟是50MHz,输出四个时钟信号分别是:200MHz、100MHz、50MHz、25MHz。
解决PLL进行倍频、分频!原创 2022-11-24 14:16:32 · 1276 阅读 · 0 评论 -
Vivado跑通一个流水灯LED程序,FPGA板级验证、Testbench测试前仿真、逻辑分析仪ila进行调试 三种方式进行验证功能,但逻辑分析仪验证更重要。
跑通LED流水灯功能!原创 2022-07-19 23:15:37 · 748 阅读 · 0 评论