关于AD(Altium Designer)-遇到Modified Polygon或者类似“引脚粘连”现象-2021-08-13

叙述

最近使用AD画板子的时候，完成布线后，覆铜的时候出现一系列现象，弄了半天才解决，这个问题值得记录并且供以参考。

1. 参考 ：根据下列文章已经提供一部分解释和解决方法了，本人在调试过程中，发现引发的其他现象。
   https://blog.csdn.net/qq_41917817/article/details/106048466
2. 软件 ：Altium Designer19.0.4

观察现象

1 现象 ：报错如下，或者有类似的
Advanced PCB Modified Polygon: Polygon Shelved (TopLayer-No Net) on VDD

2 现象 ：如下图所示，发现图中几个不关的网络，但是它们的覆铜却在一起。
3现象 ：在覆铜的时候，自己放置一个小的覆铜，结果更新外层覆铜，会将内部覆铜覆盖，如下图所示，原本有个覆铜，但是一旦更新外层覆铜，原本覆铜不见了。

如下图，是更新外层覆铜后，之前覆铜没有了。

如何修改以及建议

1 处理办法 ：隐藏起来的未设置的覆铜需要找出来。
对于第一问题，链接中给的处理说的很明确，需要在覆铜管理器中找出重复或者不需要的覆铜，进行删除，具体操作如下图所示，右键（选在覆铜上）>>铺铜选项>>铺铜管理器。

需要查看这层内所有覆铜是否必要，并且需要，另外已隐藏需要关注下，在正常绘图界面看不到，可能回被忽略，在管理器中可以看到。

2 处理办法 ：不要采用覆盖式的覆铜方式，或者是层叠式的覆铜。
打个比方，我们平时覆铜最好按照快来覆铜，不要图省事，直接大覆铜，套小覆铜，这样做前期确实省事，但是后期再有人改动你画过的板子，直接蒙圈，回遇到粘连现象，并且点击覆铜，很容易选择大覆铜，而忽略夹在其中的小覆铜。
如下图，是分块式覆铜示意图。

如下图，是覆盖式覆铜示意图。

3 处理办法 ：一旦层层覆盖，覆铜顺序很重要，从左到右，先内到外。
如下图，是覆盖式覆铜示意图，如果层层覆盖，只能从里面VDD开始覆铜，层次外推，否则很容易出现粘连，或者覆铜丢失情况。

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总结

PCB绘制也有很多风格，不同风格跟个人习惯有关，自己也需要更加精进才行.
这次问题也是第一次遇到，作为记录留下了，以供参考。