红花与香菇2___

原创【AD24报错】PCB铺铜时出现 Modified Polygon: Polygon Not Repour After Edit 错误的解决方案（如何开启自动铺铜）

PCB铺铜时出现Modified Polygon: Polygon Not Repour After Edit （NET ###） on Top Layer，这表明在PCB中，顶层（Top Layer）上有一个修改过的多边形（可能是铺铜区域），并且在编辑后没有进行重新灌铜操作。这可能是由于在 PCB 设计过程中，手动改对铺铜多边形区域进行了修改，但未触发自动重新灌铜功能，或者设计者选择手动控制灌铜操作。

2024-09-22 19:25:50 535

原创【AD24报错】PCB调整线宽后提示 Width Constraint: Track ### on Top Layer的解决方案

Width Constraint 的意思是宽度约束，往往是布线的规则限制所导致。可能在设计中设置了多个相互冲突的线宽规则。例如，为不同的网络或层设置了不同的最小线宽和最大线宽要求，但在实际布线过程中，某些走线无法同时满足这些规则，从而导致报错。比如，为电源网络设置了较宽的最小线宽要求，而同时为一些信号网络设置了较窄的线宽限制，当这两种网络在某个区域交叉或靠近时，可能会出现无法满足所有线宽规则的情况。

2024-09-22 18:59:36 679

原创【学习笔记】 AD24中元器件重叠系统不报错的解决方案（消除报错）

在PCB设计过程中，两个元器件或焊盘重叠，今天我的AD突然摆烂啦，不会自动报错了。常规情况下，不该重叠的元器件触碰，会出现绿色报警，接下来是个人总结的可能造成这个现象的原因，供学习交流。

2024-09-22 18:16:33 951

原创【学习笔记】使用AD24完成相同电路的自动布线布局（相同模块布局布线ROOM布线快速克隆）

本文将阐述如何基于AD24完成相同模块布局布线，当面对多个相同电路模块时，使用 ROOM 可以一次性对一个模块进行精心布局，然后将该布局快速复制应用到其他相同模块。这大大节省了逐个模块进行布局的时间，尤其在复杂电路中，能显著提高整体设计效率。例如，在一个多通道数据采集系统中，可能有多个相同的信号调理电路模块。通过对一个模块进行布局后，利用 ROOM 可以迅速将相同的布局应用到其他模块，无需重复手动调整每个元件的位置。现有资料感觉很少能有把ROOM自动布局讲细致的，于是自己使用手头项目整理了一篇。

2024-09-21 18:08:03 1763

原创【AD24报错】运行DRC后出现 Un-Routed Net Constraint ### Net Not Assigned 的解决方案

AD24在运行PCB设计规则检查（DRC）后报错：Un-Routed Net Constraint: Split Plane (No Net) on Power Dead Copper - Net Not Assigned.

2024-09-21 15:16:04 986

原创【学习笔记】STM32F407探索者HAL库开发（五）F407时钟系统配置

在单片机系统中，设计时以时序电路控制替代纯粹的组合电路，在每一级输出结果前对各个信号进行采样，从而使得电路中某些信号即使出现延时也可以保证各个信号的同步，可以避免电路中发生的“毛刺现象”，达到精确控制输出的效果。

2024-09-21 14:32:27 1675

原创【学习笔记】STM32F407探索者HAL库开发（四）F103时钟系统配置

在嵌入式开发中，时钟系统配置具有至关重要的地位。时钟是嵌入式系统的 “心跳”，为微控制器的中央处理单元（CPU）提供基本的时序信号。没有正确配置的时钟，CPU 无法按照预定的节奏执行指令，整个系统将无法正常工作。例如，时钟频率决定了 CPU 执行指令的速度。如果时钟频率设置过低，系统性能会受到严重影响，可能无法满足实时性要求；如果设置过高，可能会导致系统不稳定甚至损坏硬件。

2024-09-21 14:01:31 1301

原创【学习笔记】STM32F407探索者HAL库开发（三）IO分配

IO分配就是在完成最小系统设计以后，根据项目需要对 MCU的 IO口进行分配，连接不同的器件，从而实现整体功能。比如： GPIO、 IIC、 SPI、 SDIO、 FSMC、 USB、中断等。遵循：先分配特定外设 IO，再分配通用 IO，最后微调的原则。

2024-08-25 17:36:38 848

原创【学习笔记】STM32F407探索者HAL库开发（二）STM32F4最小系统设计

最小系统就是保证MCU正常运行的最低要求（最小电路组成单元），一般是指 MCU的供电、复位、晶振、 BOOT等部分。最小系统的作用是为电子设备或系统的开发和调试提供一个基础平台。在设计和开发复杂的电子系统时，通常先构建最小系统，确保核心部分能够正常工作，然后再逐步添加其他功能模块和外设，以实现完整的系统功能。这样可以降低开发难度，提高开发效率，并且便于进行故障排查和调试。

2024-08-23 16:18:36 750

原创【学习笔记】AD实现原理图的元器件自动标号

在原理图绘制过程中，载入的元器件封装并不会默认标号，而是“？”的形式显示，为避免手动标号所带来的大量繁琐工作，自动标号会是一个很好的选择。

2024-08-23 15:52:46 1811

原创【AD24报错】原理图编译后出现Off grid ## at的解决方案

在使用AD24进行原理图设计过程中，编译时出现Off grid ## at…错误。

2024-08-23 15:37:48 615

原创【学习笔记】STM32F407探索者HAL库开发（一）STM32F4资源概要

STM32F407ZGT6具体的内部资源，STM32的命名规则，引脚定义说明。

2024-08-20 11:08:54 1047

原创【AD24报错】GND contains IO Pin and Power Pin objects 的解决方案

在 Altium Designer（AD）的原理图库中，“Electrical Type”（电气类型）用于定义元件引脚的电气特性。如果想连接到 GND（地），在 “Electrical Type”（电气类型）中应该选择 “Power”（电源）。在原理图设计过程中，在元器件接线引脚位置出现红色波浪线，显示错误GND contains IO Pin and Power Pin objects。经查明，是在元件编辑的地方引脚的电气属性设置错误，在原理图库中打开这个元器件。点击错误信息可以直接跳转到相关位置。

2024-08-20 10:04:04 593

原创【AD23报错】Net Antennae (Tolerance=0mil) (All) 的解决方案

【AD23报错】Net Antennae (Tolerance=0mil) (All) 的解决方案使用AD（Altium Designer）画PCB，画完之后，进行DRC检测时报以下错误：Net Antennae: Track (2240mil,2740mil)(2240mil,2770mil) on Bottom Layer这种问题一报错通常情况下是有未连接到端的引线，即某网络存在单头的接线（形如天线，一端不与任何电气部分连接），又没有将其设置为天线属性，所以报错会产生天线效应，对其他元器件进行干扰

2023-12-03 16:56:45 6829