Xilinx 异步FIFO核实现FPGA与DSP通过UPP（通用并口）进行数据传输

最新推荐文章于 2024-08-27 14:06:52 发布
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文章标签： 异步FIFO UPP FPGA DSP XILINX
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本文链接：https://blog.csdn.net/qq_25310787/article/details/100555123
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本文介绍了如何使用Xilinx的异步FIFO IP核实现在FPGA与DSP之间通过UPP进行数据传输。文章详细讲解了FIFO的设置，包括独立的读写时钟、位宽配置、控制信号以及满空标志的判断。在UPP部分，阐述了数据传输的起始信号和使能，并通过仿真展示了读写时钟域的效果。最后，文章总结了FIFO在实际应用中的注意事项和时序问题。
摘要由CSDN通过智能技术生成

Xilinx 异步FIFO核实现FPGA与DSP通过UPP（通用并口）进行数据传输

一、Xilinx FIFO IP核介绍

1.在这里插入图片描述
因为采用异步FIFO，因此我们必须采用独立的读写时钟，同时为了节省LUTs资源，选用Block RAM
2.在这里插入图片描述模式的话我比较喜欢使用标准FIFO，明德扬老师喜欢用First-word fall through，这个区别是 FWFT模式是数据先出现在输出总线上，再使能读信号，为了低延迟，只有7系列和 virtex 5系列支持 ，我目前使用的spartan6系列并不支持，英文翻译再下面：
在这里插入图片描述接下来是位宽的设置，因为我的输入为32位的IQ两路信号，因此我的输入位宽为64，输出位宽由UPP输出数据位宽决定，8位传输。最大512的存储空间，本来想设置为读写分时，后面决定阉割版的读写分时没什么意思，此处的空间其实可以将512改成2，但是我懒得改了~
我的写时钟频率为500KHz，读时钟频率为5MHz，差距在10倍，因为将64位数据拆成8位进行发送需要8次才能发送完毕，为了保证不会写满FIFO，因此我选了一个差距为10位的

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