verilog
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北方孤寂的灵魂
一个IC打工人
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IC验证仿真时Dump波形时fsdbDumpvars的参数介绍
$fsdbDumpvars 有三个参数:depth,scope和parameter。原创 2022-08-19 09:27:27 · 4104 阅读 · 0 评论 -
关于Verilog/SystemVerilog中force的使用
force和release只能用于begin...end中,如果在tb中使用,需要放在initial块中。原创 2022-08-19 09:10:12 · 9506 阅读 · 1 评论 -
Verilog语法中pullup.pulldown使用举例和分析
在模拟IP仿真时,通常会使用到上拉、下拉电阻设置(此时还不是网表或hi spice仿真),其上拉电阻对应信号可赋值为1,下拉电阻赋值为0。因此会使用到pullup或pulldown。原创 2022-07-25 09:56:25 · 2208 阅读 · 0 评论 -
SystemVerilog 在interface中使用modport时的例化问题
在中有一个非常实用的功能,那就是interface。在最近写一个小练习的时候,不仅使用到了interface,还在interface中使用了modport,但是在一开始例化的时候出了点问题,所以在这里说一下需要注意的地方。...原创 2022-07-15 10:49:42 · 661 阅读 · 0 评论 -
SystemVerilog covergroup语法小结
Covergroup是承载coverage的容器。 coverage只能收集integral Data types,对于real等类型的数据是不能收集的。转载 2022-05-30 10:01:03 · 2399 阅读 · 0 评论 -
关于sv中宏定义`define的增强使用
systemverilog中宏定义`define的用法原创 2022-05-18 16:37:18 · 5227 阅读 · 0 评论 -
对于bufif1、bufif0、notif1、notif0的详解
对于bufif1、bufif0、notif1、notif0,详解原创 2022-04-19 16:49:11 · 15750 阅读 · 1 评论 -
SPMI协议的理解
SPMI协议理解SPMI总线分高速和低速,高速是0-26MHz,低速是0-15MHz;总线上最多4个主设备,16个从设备;当前控制总线的主设备叫BOM,从设备分2种:一种不能申请占总线,另一种能申请占总线,这种情况下CLK的时钟是BOM发的,从设备只控制数据总线。 SPMI主设备的2个信号线是CMOS结构,从设备也是,但从设备内可以集成500k-2M的下拉电阻,也可以放到外面的连接线上;但若从设备多了,总的下拉电阻必须大于125K. 每次数据通信前,都有一个总线仲裁的过程,各设备在仲裁阶段申请总线,原创 2022-04-11 10:43:54 · 9219 阅读 · 0 评论 -
调试备忘录-SWD协议解析
SWD的全称应该是The Serial Wire Debug Port(SW-DP),也就是串行调试端口,是ARM目前支持的两种调试端口之一,另一个调试端口叫做JTAG Debug Port,也就是我们常用的J-link上面的调试端口(JTAG模式下)。基于ARM CoreSight调试构架,SWD可以通过传输数据包来读写芯片的寄存器。转载 2022-04-11 10:42:31 · 8601 阅读 · 9 评论 -
关于fsdbDumpvars/fsdbDumpfile Undefined的问题解决办法
Verdi生成fsdb波形文件问题解决办法原创 2021-11-18 15:20:08 · 6541 阅读 · 12 评论 -
什么是良好的Verilog代码风格
什么是良好的Verilog代码风格前言前段时间在公司负责制定代码规范,费了九牛二虎之力,终于整理出来一份文档。由于保密规定的缘故,无法与大家直接分享这份文档,但是文档中的大部分规范都是我自己长期总结出来的,在这里也与大家分享一下。代码示范为求直观,首先贴上一份示范代码,然后我再进行逐条详细解释。以下代码是我之前做的一个同步FIFO模块,代码如下:show source由于博客...原创 2020-03-14 10:03:32 · 365 阅读 · 0 评论