VCS常用的编译和仿真选项详细说明

No.	命令	描述
1	+define+=	命令行进行宏定义，在代码中使用了`ifdef 编译指令
2	+mindelays	器件延时使用sdf 文件中的最小值(sdf 文件中的时序(min:typ:max))
3	+maxdelays	器件延时使用sdf 文件中的最大值
4	–v	导入库文件的verilog 模型（只编译使用到的module）,-v 在verdi 中无法trace,被当作一个器件,不能追踪到内部Module 查找路径,在添加module 时,会在此目录下查找,当编译某文件,如果里面有例化某个module,则会编译这个文件下的内容
5	-y < directory >	Module 查找路径,在添加module 时,会在此目录下查找,当编译某文件,如果里面有例化某个module,则会编译这个文件夹下的内容与-v 功能差不多,一个是指定文件,一个是指定文件夹
6	+incdir+directory+	指定VCS 搜索`include 内文件的目录
7	-full64	支持64 位模式运行
8	-R	编译完后立刻运行
9	–sverilog	支持systemverilog 语法(vcs 用,verid 用-sv)
10	+v2k	支持verilog 2001 特性
11	-lca	Limited Customer Availability，支持动态数据类型associative Array,dynamic Array,smart Queue,string, event,class
12	–debug_all	支持所有debug 操作，DVE 选项，可以查看所有断点(line,time,value,event etc) all 就是加权限。+w 是写，+r 是读，+f 是force, +l 是支持ucli 的单步调试, +n 是对网表操作。具体可以看手册。+all 就是把所有的权限全开
13	–debug_acess+all	在VCS 编译的时候不用再加-p novas.tab pli.a 来定verdi 的路径。直接在simv 的ucli 脚本里面call $fsdbdumpfile想dump vpd 的时候至今换dump file XXX不用重新编译。版本有差异
14	–fsdb	调用Verdi PLI 库，支持fsdb 波形
15	+vcs+lic+wait	等待vcs license
16	+plusarg_save	将某些runtime options 加入到编译中，源代码中存在$test$plusargs(“name”),如果字符匹配则为真，反之为例：在tc 中有代码if($test$plusargs(“testcase0”)) $在Makefile 命令中加入make testcase0,则if 为真，打印
17	+libext+	在库目录内搜索指定后缀名文件进行编译
18	+verilog2001ext+	Specifies a file name extension for Verilog2001 source file
19	+systemverilogext+	Specifies a file name extension for SystemVerilog source file
20	+warn=[no]ID|none|all…	打开或关闭warning 信息
21	+optconfigfile+	定义VCS 配置文件,第一级同步寄存器不检查看用一个文件输入
22	-o name	指定运行文件名称
23	-Mdir=directory_path	指定增量编译的目录（默认为csrc）
24	-l sim	log 生成指定log 文件
25	+ntb_random_seed=value	指定仿真随机种子
26	+ntb_random_seed_automatic	VCS 自动生成随机种子
27	-timescale=1ns/10ps	命令行定义仿真时间刻度，若rtl 中有timescale 的定义，则会覆盖makefile 中的定义
28	–override_timescale=1ns/10ps	覆盖源代码中的仿真时间单位和精度，最好别用，否则会把模型的时间单位覆盖，可能导致模型功能错误
29	-pvalue+tb_top.CYCLE=value	对指定参数进行赋值-pvalue+tb_top.CYCLE=${period} , 那么在命令行就可以使用vcs xxx period=yy 来改变CYCLE
30	–sv	支持systemverilog 语法(verdi 有此配置,vcs 没有)
31	–ssf	自动加载fsdb 文件
32	+neg_tchk	负延迟检查，P&R 后仿需要加上此选项,
33	+delay_mode_zero	去除仿真中的延迟信息，所有的延时为0，当使用了此选项,specify 中的$setup()检测失败,似乎把specparam 设置的变量改为0 了
34	-notimingcheck	忽略仿真中的时序检查，会忽略specify 语句中的检查，小心使用,有些模拟如flash 的时序检查是通过specify 语句来实现,如果使用了,则无法check时序Specify 里面的内容不起作用,相当于0 延时和不做时序检查
35	+maxdelays	选择sdf 文件中的max 延迟信息
36	+overlap	SDF 反标后的精确时序检查
37	+sdfverbose	打印出详细的SDF 反标信息，超过10 个warning \error，
38	–negdelay	允许sdf 文件中iopath 和interconnect 的负延时反标，Pr 后仿需要加上此选项,很多工艺库的holdtime 为负值
39	-cm line+tgl+cond+fsm	指定覆盖率类型
40	-cm_dir directory_path (default: simv.cm	指定覆盖率文件名字和路径
41	-cm_hier vcm.cfg (+tree tb_top dut)	保存模块的层次信息
42	-cm_name test_name	定义覆盖率报告文件名
43	–cm_log	指定覆盖率log 文件名
44	-assert	定义支持断言
45	+delay_mode_path	模块的延时使用路径延时
46	+delay_mode_distributed	模块的延时使用分布延时,对于分布延时,只要脉冲宽度小直接过滤掉(针对惯性延时)
47	+delay_mode_unit	模块的延时使用所有时间精度中的最小值,specify 中的延迟不起作用,#后的所有数字变为1,单位使用最小精度，所有timescale 中的最小精度用于Tmax 产生的atpg 验证平台不带时序仿真Enables simulation of TetraMAX’s testbench in zero delay mode
48	+delay_mode_zero	模块的延时使用0 延时,不指定延时模式时,vcs 使用路径延时和分布延时中的最大值
49	+loopreport	高版本vcs 会报loop
50	+race	自动产生race.out 文件，列出竞争
51	+cli+1,2,3	使用ucli 模式，一般为3，默认模式
52	-ucli	仿真时，进入ucli 交互模式

simulation
-o simv1                           //指定仿真文件名，产生多次不同的simv可执行文件
-gui                               //用图形界面打开
+vcs+stop+time                     //指定仿真暂停时间
+vcs+finish+time                   //指定仿真结束时间
-nospecify                         //禁止模块路径延迟和时序检查，提高仿真速度
+notimingcheck                     //禁止时序检查，提高仿真速度
+vpdfile+<file_name>               //产生指定名字的vpd文件，产生*.vcd文件

在代码中加入系统函数$vcdpluson()或者$vcdplustraceon()

 code coverage
 

基本命令
-cm cond+tgl+lin+fsm+path          //打开code coverage分析 ：条件+翻转+行+状态机+路径
-cm_nocasedef                      //统计覆盖率时不统计default语句
-cm_dir    <dir_name>              //设置覆盖率文件的路径名
-cm_name  <file_name>              //设置统计覆盖率文件的名字

统计覆盖率的文件
-cm_log      <file_name>           //产生log文件
autograding                        //针对性的做测试，统计每个testcase的覆盖率贡献
//VCS coverage on                  //避免某段语句统计覆盖率
//VCS coverage off               
-cm_heir <fime_name>                //避免某模块统计覆盖率