zynq-PS知识点（一）修改PS IP核、生成HDF和helloworld小系统

已于 2024-05-24 09:38:00 修改
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分类专栏： zynq 文章标签： 嵌入式硬件
于 2024-05-24 00:25:28 首次发布
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版权

zynq-PS知识点一 修改PS. IP核、生成HDF和helloworld小系统）

  • 1 概述
    • 最小系统
    • 创建block design
    • ZYNQ7 Prosscessing System
    • DDR存储器配置
    • UART外设添加
    • UART电压检查
    • BANK电压检查
    • 配置PS时钟
    • 验证设计
    • 生成顶层（.HDF）硬件描述文件
    • Vivado SDK工具使用
    • Vivado hello world
    • 下载工程代码

1 概述

嵌入式开发流程
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最小系统

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只有PS部分

创建vivado工程
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并修改工程名称、路径
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选择RTL工程
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7010核心板 选择Zynq型号 XC7Z010CLG400-1
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查看summary部分内容
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创建block design

即创建一个模块化设计
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查看，system.bd
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右键添加IP
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搜索关键词ZYNQ， 双击打开
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查看PS模块示意图
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ZYNQ7 Prosscessing System

DDR
Fixed_IO
M_AXI_GP0
FCLK_CLK0 (是PS给PL提供的时钟信号)
FCLK_RESET0_N
M_AXI_GP0_ACLK (是M_AXI_GP0的时钟信号)
外设并未在上面的图片展示。

双击PS模块之后，可以查看到内部结构：
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DDR存储器配置

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选择一个与自己DDR兼容的型号！
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MT41256M16-RE125
解析：
MT 美光
16 数据位宽16bit
容量256M * 16 = 4096M = 4Gbit
如果用来2块ddr3，则4G*2 = 8Gbit
因为用了2块16bit数据位宽的DDR，所以一下有效数据位宽选择32bit
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以上DDR就配置ok了。

UART外设添加

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根据硬件原理图查找io对应关系
PS_MIO14 RX
PS_MIO15 TX
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选择相应MIO
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MIO选择也可以在MIO Configuration中选择，
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配置uart0的波特率
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UART电压检查

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BANK电压检查

Bank500是3.3V
Bank501是1.8V

在这里插入图片描述在这里插入图片描述

最终配置如下
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配置完成后点击ok
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如果不需要M_AXI_GP0，则取消如下选项
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配置PS时钟

查看原理图，查找 输入（源时钟）PS_CLK_500时钟频率:33.333333Mhz

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CPU时钟
DDR时钟
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如果不需要PL，则取消勾 选FCLK_CLK0
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如果不需要PS对PL的复位信号，则取消勾 选FCLK_RESET0_N

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最终得到最小系统如下：

点击RUN BLOCK AUTOMATION，自动创建模块端口。
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创建完成，如下：

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验证设计

如下：
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生成输出结果，如下：

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选择默认选项，IP核独立进行输出;

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生成结果：
综合
实现
仿真
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管脚分配约束如下:
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生成顶层（.HDF）硬件描述文件

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选择默认选项，如下：
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生成system_wrapper， 内容是顶层fpga代码
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导出硬件描述文件
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是否包含PL bit，如果需要选择上
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生成文件目录

在这里插入图片描述在这里插入图片描述

可以用解压缩文件，解压查看
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Vivado SDK工具使用

启动软件开发工具
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保持为当前工程路径
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启动sdk

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创建sdk工程
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设置工程名称
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选择空的工程模板
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Vivado hello world

创建生成的代码， 如下
第一个是软件应用，
第二个是bsp是硬件和软件应用中间的支持包.

在这里插入图片描述在这里插入图片描述

创建main函数
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串口打印添加
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下载工程代码

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下载验证，如下：
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感谢阅读，祝君成功！
-by aiziyou

Jack.Jia
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