《硬件架构的艺术》读书笔记：Chapter 1 亚稳态的世界

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文章介绍了亚稳态在同步和异步系统中的产生原因，强调了满足建立和保持时间的重要性。亚稳态可能导致触发器输出不稳定，通过增加同步器的级数可以降低其发生概率。同步器的设计和选择，如模式A和模式B，以及如何通过MTBF计算评估系统的可靠性，都是避免亚稳态的关键策略。

摘要由CSDN通过智能技术生成

同步系统中，数据和时钟有固定的因果关系(在同一时钟域(Clock Domains))中，只要数据和时钟满足建立时间和保持时间的要求，不会产生亚稳态(meastable)

静态时序分析(STA) 就是基于同步电路设计模型而出现的，其目的一方面是增加同步时钟的稳定性，从而减少亚稳态的发生，另一方面通过附加约束可以控制逻辑的综合(DC)、映射(Map)、布局(Place)、布线(Route)，以减少逻辑和布线延时，从而提高工作频率。
异步系统中，数据和时钟关系不固定，可能违反建立保持时间，就会输出介于两个有效状态之间的中间级电平，且无法确定停留在中间状态的时间，或者过了一定的延迟后才能正常转换，这就是亚稳态。

t_su：建立时间（setup time）

t_h：保持时间（hold time）

t_co：时钟到输出的延迟（clock-to-output delay）

t_MET：亚稳态输出恢复到稳定状态所需的超过tco的额外时间部分（settling time）

如下图，信号在一个时钟域(src_data_in)里变换，在另一个时钟域(dest_data_in)内采样，导致输出变成亚稳态。

亚稳态窗口(Metastability Windows)具有特定的时间长度，在这段时间内输入信号的数据保持不变。如果发生变化，输出就可能编程亚稳态。如上图1.4所示，建立时间和保持时间共同决定了亚稳态窗口的宽度。
窗口越大，进入亚稳态的概率越大，因此一般新的逻辑器件都会有更小的亚稳态窗口。

MTBF(Mean/Average Time Between Failures，平均无故障时间)，即故障率倒数.
对于单级同步器
$\frac{1}{FailureRate}=MTBF_1=\frac{e(t_r/\tau)}{Wf_cf_d}$

公式成立条件：该同步器具有跟定的时钟频率，并且在该时钟周期内具有均匀概率密度

式中， $t_r=$ 允许超出器件正常传输延迟时间的解析时间

$\tau=$ 触发器的亚稳态(解析)时间常数

$W =$ 亚稳态窗口

$f_c=$ 时钟频率

$f_d=$ 异步信号边沿频率

对于两级同步器
$MTBF_2=\frac{e(t_{r1}/\tau)}{Wf_cf_d}×e(t_{r2}/\tau)$
$t_{r1}$ 是第一级同步器的解析时间

$t_{r2}$ 是第二级同步器的解析时间

可以看出，增大同步级数可以显著提高MTBF

避免亚稳态，当然要从能造成亚稳态的条件入手——违背建立/保持时间，以下条件中，信号可能违背时序要求：
- 输入信号是异步信号
- 时钟偏移(Clock Skew)和时钟抖动(Clock jitter 上升/下降时间)高于容限值。
- 信号在两个不同频率或者相同频率但是相位和偏移不同的时钟域下跨时钟工作。
- 组合延迟使触发器的数据输入在亚稳态窗口内发生变化。
亚稳态不能根除，但是可以减小亚稳态发生的概率。
最简单的情况下减小亚稳态概率的方法：确保时钟周期足够长，但是会影响性能，并不实用。