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RSS订阅原创 目标识别算法中输入形式对网络的影响
在一次测试中，看到了将三个通道分别显示为单通道的灰度图像，其实长得非常像（看起来是这样），随后又将每个通道比如R通道的数据按照8bit进行拆分，得到8个通道的数据，每个通道中，都只有0 或者1 ，显示出来一组具有纹理信息的图片。猜一下各种优势，24通道能将信息拆分的更加细，1通道可以减少计算量。目前对于普通三通道图片的目标识别网络，基本都是以三通道的形式送入网络。将三通道拆分为24个比特通道，效果并不好，可能是因为数据太散？总之，RGB中任意一个通道的信息都足够让模型的map到达70。
2022-11-25 22:24:49
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1原创 TB-RK3399ProD+Debian10+ROS+relasencerD435+rplidarA3
1.关于TB-RK3399ProD刷机系统正常开机情况下：按住设备上的 RECOVERY （恢复）键并保持。短按一下 RESET（复位）键。大约两秒钟后，松开 RECOVERY 键系统出问题进不去的情况下：按住maskrom并保持插电源大约一秒释放maskrom键从官网下载镜像 然后刷机2.进入系统安装常用软件sudo apt-get install bash-completion net-tools curlsudo apt-get update3.安装ROSsudo sh
2022-03-09 21:10:31
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原创 瑞芯微RK3399Pro——系统安装
瑞芯微RK3399Pro安装ubuntu18.4系统1.下载以下文件链接：https://pan.baidu.com/s/1fCrnW8Z1-t21JGL721Mllw提取码：p7e0固件下载：https://www.t-firefly.com/doc/download/page/id/3.html#windows_3752.再win上安装驱动3.用typc线链接板子和电脑拔掉电源 - 按reset或另一个按键（排除power按键 就还剩的那两个） - 插电源 - 两秒后松开按键
2022-03-05 11:03:46
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原创 关于对过拟合的理解
关于对过拟合的理解好像有个关于网络参数过多会造成过拟合的说法，突然有了一点自己的理解，记下来：假如只能使用n个一次函数对一幅图像上的点区域进行描述，。。。。。可以看到，当参数太少时，描述能力太弱，预测太多，不能准确的刻画预测区域。当参数太多时，描述能力超级强，完全描述了已知目标的区域，但是预测不足，导致对训练集中的数据推理十分准确，但是对于之外的数据推理能力不足。...
2021-10-14 11:40:57
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原创 2021-07-29
GCC 编译Basler相机官方例程```bashgcc SimpleGrab.c -I/opt/pylon/include/ -L/opt/pylon/lib -lpylonc -lpylonbase-6.2.0 -lLog_gcc_v3_1_Basler_pylon -lNodeMapData_gcc_v3_1_Basler_pylon -lMathParser_gcc_v3_1_Basler_pylon -lXmlParser_gcc_v3_1_Basler_pylon -lpylonutili
2021-07-29 15:16:46
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原创 git本地服务器的搭建
关于内部局域网中搭建git仓库服务器搭建首先 安装ssh相关库sudo apt-get install openssh-serversudo apt-get install openssh-clientubuntu中自带git，可以使用git --version查看版本。下面正式开始1.创建git用户组及用户groupadd gituseradd git -g git记得记住git账户密码2.创建证书登陆$ cd /home/git/$ mkdir .ssh$ sudo ch
2021-03-02 15:14:26
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原创 ZYNQ-XDC语法
XDC的基本语法XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。对一个设计进行约束的先后顺序也可以依照这三类约束依次进行。XDC文件可以直接编写，也可以在Vivado中配置I/o端口自动生成#IO 管脚约束set_property -dict {PACKAGE_PIN U18 IOSTANDARD LVCMOS33} [get_ports sys_clk] # 命令名称 （管脚约束） 引脚位置 电平标准 附加对象约束语句：1.# 开头表注释2.每个约束命令
2020-06-25 17:14:29
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原创 ZYNQ-Verilog
Verilog特点相比于VHDL而言更加简单，与C语言有相似之处，但Verilog是并行处理的硬件语言，而C语言是软件语言。这也是FPGA和CPU的区别。Verilog基础Verilog的逻辑值**逻辑 0：**表示低电平，也就是对应我们电路的 GND；**逻辑 1：**表示高电平，也就是对应我们电路的 VCC；**逻辑 X：**表示未知，有可能是高电平，也有可能是低电平；**逻辑 Z：**表示高阻态，外部没有激励信号是一个悬空状态标识符**要求：**字母，数字，$，_，的任意组合。
2020-06-25 16:23:26
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原创 ZYNQ-什么是IP核
IP核（Intellectual Property core）知识产权核或知识产权模块。IP定义为“用于ASIC或FPGA中的预先设计好的电路功能模块”。概述IP（知识产权）核将一些在数字电路中常用，但比较复杂的功能块，如FIR滤波器、SDRAM控制器、PCI接口等设计成可修改参数的模块。随着CPLD/FPGA的规模越来越大，设计越来越复杂（IC的复杂度以每年55%的速率递增，而设计能力每年仅提高21%），设计者的主要任务是在规定的时间周期内完成复杂的设计。调用IP核能避免重复劳动，大大减轻工程师的负
2020-06-24 21:04:30
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原创 vivado安装及win安装遇到的问题
刚收到ax7020fpga开发版，麻溜的按要求下载了vivado2017.4版本，真的好大，下载慢，解压慢，安装还是慢。完了打不开 提示，什么忘了，归因是dll文件缺失。各种方法都试了，无果就说怎么解决的吧，vivado对系统有特殊的要求，要用有ps的win系统，此处ps可自行百度。店老板推荐win10 1903和 1908 版本。安装完成就没问题 顺利结束。win10安装一直各种问题，突然就卡死，强制关机，然后重启蓝屏。重装了好多次，真是崩溃。解决办法，是驱动出的问题，卡死重启用安全模式进去
2020-06-11 13:01:40
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原创 电脑热点笔记
笔记本建立热点1.设置IP 地址与母网IP相同，最后一位为自定义（不冲突为原则）2.网关或路由器地址与所连IP相同，最后一位为 13.DNS 255.25.255.0注：网关对 则能连接有网络IP对则能上网4.流程·设置网络：cmd命令窗口 netsh wlan set hostednetwork mode=allow ssid=热点名字 key=热点密码·网络中心设置当前网络（母...
2020-04-10 10:16:19
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空空如也
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