AT45DB321E

章节 1: 产品特性 (Features)

- 单电源供电 2.3V - 3.6V
- 兼容串行外设接口 (SPI)
- 支持 SPI 模式 0 和 3
- 支持 RapidS™ 操作
- 能够连续读取整个阵列的数据
- 最高支持 85MHz 的数据传输速率
- 低功耗读取选项，最高支持 15MHz
- 时钟到输出时间 (tV) 最大为 6ns
- 用户可配置的页面大小
- 每页 512 字节或 528 字节（默认）
- 页面大小可以在工厂预设为 512 字节
- 两个完全独立的 SRAM 数据缓冲区（每个 512/528 字节）
- 灵活的编程选项
- 直接将字节/页面（1 到 512/528 字节）编程到主存储器
- 缓冲区写入
- 缓冲区到主存储器页面编程
- 灵活的擦除选项
- 页面擦除（512/528 字节）
- 块擦除（4KB）
- 扇区擦除（64KB）
- 芯片擦除（32-Mbits）
- 编程和擦除暂停/恢复
- 高级硬件和软件数据保护功能
- 独立扇区保护
- 使任何扇区永久只读的独立扇区锁定
- 128 字节的一次性可编程 (OTP) 安全寄存器
- 64 字节出厂编程的唯一标识符
- 64 字节用户可编程
- 硬件和软件控制的复位选项
- JEDEC 标准制造商和设备 ID 读取
- 低功耗消耗
- 超深功耗电流（典型值 400nA）
- 深功耗电流（典型值 3μA）
- 待机电流（典型值 25μA）
- 活动读取电流（典型值 11mA）
- 耐久性：每页至少 100,000 个编程/擦除周期
- 数据保持时间：20 年
- 绿色（无铅/无卤化物/符合 RoHS 标准的）封装选项
- 8 引脚 SOIC（0.208" 宽）
- 8 引脚超薄 DFN（5 x 6 x 0.6mm）
- 9 球超薄 UBGA（6 x 6 x 0.6mm）

章节 2: 描述 (Description)

Adesto® AT45DB321E 是一款最低 2.3V 的串行接口顺序访问闪存，非常适合各种数字语音、图像、程序代码和数据存储应用。AT45DB321E 还支持 RapidS 串行接口，适用于需要非常高速度操作的应用。它的 34,603,008 位内存被组织成 8,192 个页面，每个页面为 512 字节或 528 字节。除了主存储器外，AT45DB321E 还包含两个 SRAM 缓冲区，每个缓冲区为 512/528 字节。缓冲区允许在主存储器中的一页正在重新编程时接收数据。两个缓冲区之间的交错可以显著提高系统连续写入数据流的能力。此外，SRAM 缓冲区可以用作系统的额外临时存储器，并且可以通过自包含的三步读-修改-写操作轻松处理 E2PROM 仿真（位或字节可更改性）。

与传统的 Flash 存储器不同，它们使用多个地址线和并行接口随机访问数据，Adesto DataFlash® 使用串行接口顺序访问其数据。简单的顺序访问显著减少了活动引脚数量，简化了硬件布局，提高了系统可靠性，最小化了开关噪声，并减小了封装尺寸。该设备针对商业和工业应用进行了优化，在这些应用中，高密度、低引脚数、低电压和低功耗至关重要。

为了允许简单的系统内可重编程性，AT45DB321E 不需要高输入电压进行编程。该设备在擦除、编程和读取操作中使用单个 2.3V 至 3.6V 电源供电。AT45DB321E 通过片选引脚 (CS) 启用，并通过由串行输入 (SI)、串行输出 (SO) 和串行时钟 (SCK) 组成的三线接口访问。

所有编程和擦除周期都是自定时的。

章节 3: 引脚配置和引脚排列 (Pin Configurations and Pinouts)

#### 引脚配置 (Pin Configurations)
- **CS (Chip Select)**: 片选引脚用于激活设备。当 CS 引脚被拉低时，设备被选中并开始操作；当 CS 引脚被拉高时，设备被取消选中并进入待机模式。在取消选中状态下，设备不会接受输入数据。
- **SCK (Serial Clock)**: 串行时钟引脚提供时钟信号，用于控制数据流向和流出设备的节奏。数据在 SCK 的上升沿或下降沿被锁存，具体取决于操作模式。
- **SI (Serial Input)**: 串行输入引脚用于将数据输入设备。所有数据输入，包括命令和地址序列，都通过这个引脚进行。
- **SO (Serial Output)**: 串行输出引脚用于将数据从设备输出。数据通过这个引脚在 SCK 信号的控制下输出。
- **WP (Write Protect)**: 写保护引脚用于保护设备中的扇区不被编程或擦除。当 WP 引脚被拉高时，写保护功能被激活。
- **RESET (Reset)**: 复位引脚用于将设备重置到初始状态。当 RESET 引脚从高电平变为低电平时，设备内部状态机被重置。
- **VCC (Device Power Supply)**: 设备电源引脚用于提供电源电压。
- **GND (Ground)**: 接地引脚，用于为设备提供地参考。

#### 引脚排列图 (Pinouts)
- **图 1-1**: 展示了 AT45DB321E 的物理封装和引脚排列。包括 8 引脚 SOIC 和 8 引脚 UDFN 的顶视图，以及 9 球 UBGA 的顶视图和穿透视图。

章节 4: 引脚配置 (Pin Configurations)

- CS (Chip Select): 片选，断言 CS 引脚选择设备。当 CS 引脚未断言时，设备将被取消选择，通常置于待机模式（不是深功耗模式），输出引脚 (SO) 将处于高阻态。当设备被取消选择时，输入引脚 (SI) 上的数据将不会被接受。
- SCK (Serial Clock): 串行时钟，用于为设备提供时钟，并控制数据流向和流出设备的流。SI 引脚上的命令、地址和输入数据总是在 SCK 的上升沿锁存，而 SO 引脚上的输出数据总是在 SCK 的下降沿输出。
- SI (Serial Input): 串行输入，用于将数据移入设备。SI 引脚用于所有数据输入，包括命令和地址序列。SI 引脚上的数据总是在 SCK 的上升沿锁存。当设备被取消选择时（CS 被取消断言），SI 引脚上的数据将被忽略。
- SO (Serial Output): 串行输出，用于将数据从设备移出。SO 引脚上的数据总是在 SCK 的下降沿输出。当设备被取消选择时（CS 被取消断言），SO 引脚将处于高阻态。
- WP (Write Protect): 写保护，当 WP 引脚被断言时，由扇区保护寄存器指定的所有扇区将受到保护，防止编程和擦除操作，无论是否已发出启用扇区保护命令。WP 引脚独立于软件控制的保护方法。在 WP 引脚变低后，扇区保护寄存器的内容不能被修改。如果设备在 WP 引脚被断言时接收到编程或擦除命令，设备将简单地忽略该命令并执行不操作。设备将在 CS 引脚被取消断言后返回到空闲状态。然而，当 WP 引脚被断言时，设备将识别启用扇区保护命令和扇区锁定命令。
- RESET (Reset): 复位，RESET 引脚上的低电平状态将终止正在进行的操作并将内部状态机重置为空闲状态。只要 RESET 引脚上存在低电平，设备将保持在复位状态。一旦 RESET 引脚恢复到高电平，正常操作可以恢复。设备内置了上电复位电路，因此在上电序列期间对 RESET 引脚没有限制。如果不使用此引脚和功能，则建议在外部将 RESET 引脚拉高。如果此引脚和功能未被利用，则建议在外部将 RESET 引脚驱动为高电平。
- VCC (Device Power Supply): 设备电源供电，用于为设备提供源电压。在无效的 VCC 电压下操作可能会产生虚假结果，不应尝试。
- GND (Ground): 电源的地参考。GND 应连接到系统地。

章节 5: 内存阵列 (Memory Array)

#### 内存架构 (Memory Architecture)
- AT45DB321E 的内存阵列被组织为扇区、块和页面三个级别，提供了优化的灵活性。
- 每个扇区包含 128 个页面，每个页面可以是 512 字节或 528 字节。
- 扇区、块和页面的划分允许在不同级别上执行编程和擦除操作，从而提供了灵活的数据管理和高效的存储器使用。

#### 内存架构图 (Memory Architecture Diagram)
- **图 3-1**: 展示了内存阵列的组织结构，包括每个扇区中的页面数量，以及扇区、块和页面之间的层级关系。

章节 6: 设备操作 (Device Operation)

#### 设备操作 (Device Operation)
- 设备的操作是由主机处理器通过发送指令来控制的。
- 指令通过 SCK 引脚的时钟信号同步发送，首先是 8 位的操作码，然后是地址和数据。
- 数据传输始终以最高有效位 (MSB) 优先。
- 三个地址字节用于定位主存储器或 SRAM 缓冲区中的位置，地址位数取决于所选的页面大小和操作。

#### 地址格式 (Address Format)
- 地址格式包括页地址位和字节/缓冲区地址位，以及根据操作和页面大小所需的哑位（dummy bits）。
- 标准 DataFlash 页面大小（528 字节）和二进制页面大小（512 字节）的地址格式在数据表中有不同的表示方式。

图 1-1. 引脚排列图 (Pinouts)

这张图表展示了 AT45DB321E 存储器的物理封装和引脚分配。对于不同的封装类型（SOIC、UDFN、UBGA），图表分别提供了顶视图和（对于 UBGA）穿透视图。每个引脚的名称和功能在图表旁边有详细说明。例如，SI (Serial Input) 用于输入数据，SCK (Serial Clock) 用于提供时钟信号，而 SO (Serial Output) 用于输出数据。图表还指出了 WP (Write Protect) 和 RESET 引脚的位置，这些引脚用于保护存储器内容和重置设备状态。

图 2-1. 功能框图 (Block Diagram)

这张图表展示了 AT45DB321E 存储器的内部结构，包括 Flash 存储器阵列、I/O 接口以及两个独立的 SRAM 数据缓冲区。这个框图说明了数据如何在设备内部流动，以及如何通过 SPI 接口与外部系统通信。它还显示了如何通过 CS (Chip Select)、RESET (Reset) 和 WP (Write Protect) 引脚来控制设备的操作。

图 3-1. 内存架构图 (Memory Architecture Diagram)

这张图表详细展示了 AT45DB321E 存储器的内存阵列是如何组织的。它显示了扇区、块和页面之间的关系，以及每个扇区包含多少页面。例如，扇区 0 被分为两个子扇区（Sector 0a 和 Sector 0b），每个子扇区包含不同数量的页面。图中还展示了如何通过页面和块的地址来访问特定的存储位置。

图 4-1. 连续数组读取 (Continuous Array Read)

这张图表展示了连续数组读取操作的时序图。它说明了如何通过提供初始起始地址来顺序读取主存储器阵列中的数据。图中详细描述了在连续读取过程中，当到达页面末尾时，设备如何自动跳转到下一页的开始，以及如何在到达存储器阵列末尾时，设备如何从第一页重新开始读取。

图 5-1. 主存储器页面读取 (Main Memory Page Read)

这张图表展示了如何直接从主存储器的特定页面读取数据的过程。它说明了在执行页面读取操作时，CS 引脚必须保持低电平，并且详细描述了地址字节和哑字节的加载过程。图中还展示了在读取过程中，如何通过 SCK 引脚的时钟脉冲来输出数据。

图 6-1. 芯片擦除 (Chip Erase)

这张图表展示了执行整个主存储器阵列芯片擦除操作的过程。它说明了执行芯片擦除命令时，不需要发送地址字节，并且在擦除过程中，CS 引脚必须保持低电平。图中还指出了擦除操作完成后，设备如何通过状态寄存器的 RDY/BUSY 位来指示设备状态。

请注意，由于我无法直接查看图表的视觉内容，以上解读是基于文档中对图表的描述。如果您需要更具体的图表内容解读，建议查看原始文档中的图表和相关描述。