qq_30324203的博客

上一篇博客结束了如何通过Vivado调用Modelsim进行仿真，该过程无需繁琐的脚本编写过程，自动调用第三方软件执行仿真，非常方便。但在实际调试过程中会不断进行改错仿真的环节，此时直接在Modelsim中通过TCL脚本行仿真就更加一劳永逸。本文结合实际的工程样例讲解如何通过编写TCL脚本实现对含bd/ip文件的被测工程快速构建仿真平台。器件库预编译被测文件编译（HDL/BD/IP等）导入仿真（资源库链接）波形观测。

功能仿真（Functional Simulation），又称前仿真（Pre-layout Simulation），是数字电路设计流程中验证逻辑正确性的关键环节。其核心目标是在综合与布局布线之前，通过软件模拟验证设计是否符合预期功能，排除逻辑错误。与后仿真（考虑物理延迟的时序仿真）相比，功能仿真具有速度快、波形易分析等优势，是早期验证的首选手段。Modelsim 作为业界主流的 HDL 仿真工具，支持 Verilog、VHDL 及混合语言仿真，提供了波形分析、信号调试、脚本自动化等高级功能。

In-system source and probe和Signal Tap Logic Analyzer是Quartus Prime中用于实时调试FPGA设计的关键工具。通过插入逻辑分析仪核到设计中，允许用户捕获内部信号波形，帮助定位逻辑错误。本教程以Quartus 18.1为例，详细介绍Signal Tap的配置与使用。

Xilinx VIO（Virtual Input/Output）IP核是一种基于硬件的实时调试工具，能够在不重新综合设计的情况下，动态监控和修改FPGA内部的信号值。通过JTAG接口将内部信号实时输出到Vivado硬件管理器中。通过虚拟输入端口（如按键、寄存器）修改FPGA内部信号的状态，触发特定操作。无需添加额外的物理IO引脚或修改代码即可完成调试。实时监控状态机、计数器、标志位等关键信号。动态调整参数（如PWM占空比、滤波器系数。触发异常条件以验证系统的鲁棒性。

本文介绍了针对VIVADO开发工具的在线分析工具的使用方法。例如，如何添加被测信号，如何准确的观测到被测信号的典型现象，以及通常会遇到的问题等。