Verilog
数字IC剑指offer
这个作者很懒,什么都没留下…
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Verilog笔试面试常考易错点整理
本人正在数字IC求职,公众号如下,欢迎大家关注!公众号将会定期推送自己求职过程中实战积累的知识点和题目!1. Verilog为什么适合描述硬件设计?1)always块间是并行的,符合硬件中电路并行计算的特性2)always时钟触发的特性,符合寄存器的行为3)Verilog是一种自顶向下的层次化设计方法,能够将复杂的大型数字系统划分为规模较小4且功能相对简单的单元电路,从而加速大型数字系统的设计、调试等工作4)Verilog的行为级描述方法可以简化硬件电路的设计,可借助于高级语言的精巧结构5)V原创 2020-10-11 10:59:05 · 6222 阅读 · 0 评论 -
手撕代码:“排序、比较”专题1
手撕代码:“排序、比较”专题1本人正在数字IC求职,公众号如下,欢迎大家关注!公众号将会定期推送自己求职过程中实战积累的知识点和题目!注:以下题目均为各大公司面试真题,要求为用verilog语言实现。1、 给出4个数据,从中选择出最小的数据,同时将该最小数据的地址输出。思路:分组两两比较,得到的结果再次两两比较,直到比出最终的最小值和地址,推荐的写法是写编写两两比较得出较小数数据和地址的task或function,然后编写组合逻辑调用或者用于DFF触发器D端输入。2、对输入的16个数据进行原创 2020-10-11 10:38:41 · 445 阅读 · 0 评论 -
Verilog中不同位宽的无符号数和有符号之间赋值的截断和扩展问题
Verilog中有符号和无符号不同位宽赋值的截断和扩展问题长位宽赋值给短位宽的截断问题unsigned=unsignedunsigned=signedsigned=unsignedsigned=signed结论短位宽赋值给长位宽的扩展问题unsigned=unsignedunsigned=signedsigned=unsignedsigned=signed结论长位宽赋值给短位宽的截断问题unsigned=unsigned代码如下二进制结果如下:按照无符号数解释出来的十进制结果如下:unsi原创 2020-05-19 17:07:02 · 15464 阅读 · 6 评论