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目录
- Hardware Description Languages
- Verilog
- [159] verilog中的阻塞赋值和非阻塞赋值有什么区别?
- [160] 下面的两个例子综合时需要多少个Flip-Flop?
- [161] 下列代码的输出是什么?
- [162] 编写verilog代码,交换两个寄存器的值,并且不使用中间寄存器
- [163] 下列代码的输出是?
- [164] 下列两种情况下c的值会是多少(五个时间单位后)?
- [165] 分析下面的代码,找出代码的错误
- [166] 编写verilog模块,使用“?:”运算符实现3:1mux
- [167] 用下列两段代码进行建模,这两种代码风格有什么问题?
- [168] 同步复位和异步复位之间有什么区别?如何使用verilog进行同步复位和异步复位建模?
- [169] “==”和“===”有什么区别?
- [170] 如果A和B是两个3bit的变量:A = 3'b1x0 B = 3'b1x0 ,那么1)A==B 2)A===B的结果分别是?
- [171] 用verilog建模Latch和Flip-Flop,并解释他们的不同
- [172] 编写verilog代码,检测序列10110
- [173] 写一段verilog代码,根据输入的n计算斐波那契数列
- [174] 写一段verilog代码,用半加器组成全加器
- [175] verilog中的task和function有什么区别?
- SystemVerilog
- [176] systemverilog中的reg,wire和logic有什么区别?
- [177] bit和logic有什么区别?
- [178] logic[7:0] 和 byte 有什么区别?
- [179] 动态数组和关联数组,哪个更加适合模拟大型数组?例如32KB的巨大内存数组
- [180] 有一个动态数组通过下列代码进行初始化,写一段代码找出数组中所有大于3的元素
- [181] systemverilog中的union和struct有什么区别?
- [182] systemverilog的function和task中“ref”和“const ref”是什么意思?
- [183] 下面代码中参数a和b的方向是什么?
- [184] 压缩数组和非压缩数组的区别是?
- [185] packed struct和unpacked struct的区别是什么?
- [186] 下面哪个是对的?
- [187] 现有一个动态数组的大小为100,如何把他的大小定义为200,并且前100个元素为原来的数组?
- [188] systemverilog中case,casex和casez的区别是?
- [189] 在case、casez、casex中使用的是==还是===?
- [190] systemverilog中的display,write,monitor和strobe用什么区别?
- [191] 下面的systemverilog代码中有什么错误?
- [192] systemverilog中new()和new[]有什么区别?
- [193] 什么是systemverilog中的前置声明?
- [194] 下面代码有什么问题?
- [195] systemverilog中,类成员的private、public和protect属性是什么意思?
- [196] systemverilog的类中,成员变量默认是public还是private?
- [197] 什么是嵌套类?何时使用他?
- [198] systemverilog中的interface是什么?
- [199] 什么是modport?
- [200] interface是可综合的吗?
- [201] 什么是时钟块?在interface中使用时钟块有什么好处?
- [202] 下面两种定义时钟偏斜的方式有什么不同?
- [203] systemveirlog仿真里在一个timestep中有哪些主要的阶段?
- [204] 根据下面的约束,哪一个选项是错误的?
- [205] 什么是systemverilog中的unique约束?
- [206] 如何选择性的激活或者关闭一个类中的约束?
- [207] 现有下面的一个类,如何生成addr大于200的Packet对象?
- [208] 什么是pre_randomize()和post_randomize()函数?
- [209] 编写一个约束,为下面对象中的动态数组生成约束,使得每个元素都小于10,数组大小也小于10
- Verilog