【第一章：绪论】静态时序分析圣经翻译计划

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众所周知，静态时序分析是IC工程师必备知识点，也是秋招中笔试面试的高频考点。

网上不乏优秀视频课，如V3学院尤老师、小梅哥、IC创新学院邸志雄老师的课。

《Static Timing Analysis for Nanometer Designs:A Practical Approach》，可堪称静态时序分析的“圣经”吧！

由于网上找不到此书的翻译，因此笔者决定开坑进行对“圣经”的翻译~！希望可以在加深对静态时序分析的学习同时，完成这一本书的翻译方便大家以后更好地从中学习吧。

有两点需要申明：

● 笔者目前研二，只能利用科研之余推进翻译进度，本书共计588页，预计半年到一年内翻译完成吧

● 笔者仅对书中原文语言进行翻译，不会添加个人见解，但求阅读通顺吧！

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本章节概述了纳米级(nanometer)设计下的静态时序仿真过程

本章节解决了如下问题：

• 什么是静态时序分析(static timing analysis)？
• 噪声(noise)与串扰(crosstalk)会带来什么影响 ？
• 如何使用静态时序分析？
• 在整个设计流程中的哪个阶段会应用静态时序分析？

1.1 纳米级设计

在半导体器件中，常使用金属互连线来连接电路中的不同部分，从而实现设计。随着工艺技术的发展，这些互连线逐渐开始影响设计的性能。对于深亚微米或者纳米级别的工艺技术，互连线间的耦合效应会带来噪声与串扰，而这两者都会限制设计的运行速度。虽然噪声与串扰带来的影响在老一代的工艺技术下是可以忽略不计的，但在如今纳米级别下已经不容忽视了。因此，不论是物理设计还是设计验证都应考虑到噪声与串扰的影响。

1.2 什么是静态时序分析？

静态时序分析(简称STA)是用来验证数字设计时序的技术之一，另外一种验证时序的方法是时序仿真，时序仿真可以同时验证功能和时序。“时序分析”这个术语就是用来指代“静态时序分析“或”时序仿真“这两种方法之一，简单来说，时序分析的目的就是为了解决设计中的各种时序问题。

STA被称为静态的原因是其对于设计的分析是静态地执行的，并不依赖于施加在输入端口上的激励。相比之下，时序仿真则可以被视作动态地执行对设计的分析，具体过程描述如下：施加一组激励，观察在这组激励下电路行为是否符合要求，然后换一组激励再重复以上过程，以此类推。