PCI总线管脚定义（引脚定义）

已于 2024-03-29 21:04:38 修改
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文章标签： PCI9054\ PCI
于 2024-03-29 21:03:53 首次发布
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文章目录

1： 参考资料的链接

PCI bus pinout

PCI三种标准引脚信号定义

PCI bus pinout

2: 图片说明

在这里插入图片描述
A面和B面正反

    PCI Universal Card 32/64 bit 
      ---------------------------------------------------------------- 
     |    PCI         Component Side (side B)                         | 
     |                                                                | 
     |                                                                | 
     |                                                optional        | 
     |    ____     mandatory 32-bit pins            64-bit pins  _____| 
     |___|    |||||||--|||||||||||||||||--|||||||--|||||||||||||| 
              ^     ^  ^               ^  ^     ^  ^            ^ 
            b01   b11  b14           b49  b52 b62  b63          b94 

    PCI 5V Card 32/64 bit 
     |                                                optional        | 
     |    ____     mandatory 32-bit pins            64-bit pins  _____| 
     |___|    ||||||||||||||||||||||||||--|||||||--|||||||||||||| 

    PCI 3.3V Card 32/64 bit 
     |                                                optional        | 
     |    ____     mandatory 32-bit pins            64-bit pins  _____| 
     |___|    |||||||--||||||||||||||||||||||||||--||||||||||||||

定义表格

在这里插入图片描述

在这里插入图片描述

3：PCI文字说明

PCI规范定义了两种可以在系统板级实现的连接器:一种用于实现5伏信号电平的系统，另一种用于实现3.3伏信号电平的系统。此外，PCI系统可以实现32位或64位连接器。大多数PCI总线只实现由引脚1到62组成的连接器的32位部分。支持64位数据传输的先进系统实现由引脚1到94组成的完整PCI总线连接器。三种类型的插件板可以实现:5伏插件板包括一个关键缺口在引脚位置50和51，以允许他们只被插入到5伏系统连接器。3.3伏插件板在引脚位置12和13上包括一个关键缺口，允许它们仅插入3.3伏系统连接器。通用插件板包括两个键槽，允许它们插入5伏或3.3伏系统连接器。

一、PCI的引脚定义
　　 32bit PCI系统的管脚按功能来分有以下几类：
　　
　　 系统控制：
　　　　　 CLK，PCI时钟，上升沿有效。
　　　　　 RST ，Reset信号 。
　　 传输控制：
　　　　　 FRAME#，标志传输开始与结束 。
　　　　　 IRDY#，Master可以传输数据的标志 。
　　　　　 DEVSEL#，当Slave发现自己被寻址时置低应答。
　　　　　 TRDY#，Slave可以转输数据的标志 。
　　　　　 STOP#，Slave主动结束传输数据的信号 。
　　　　　 IDSEL，在即插即用系统启动时用于选中板卡的信号 。
　　 地址与数据总线：
　　　　　 AD[31::0]，地址/数据分时复用总线 。
　　　　　 C/BE#[3::0]，命令/字节使能信号 。
　　　　　 PAR，奇偶校验信号 。
　　 仲裁号：
　　　　　 REQ#，Master用来请求总线使用权的信号 。
　　　　　 GNT#，Arbiter允许Master得到总线使用权的信号 。
　　 错误报告：
　　　　　 PERR#，数据奇偶校验错误 。
　　　　　 SERR#，系统奇偶校验错误 。
二、操作说明
　　 当PCI总线进行操作时，发起者(Master)先置REQ#，当得到仲裁器(Arbiter)的许可时(GNT#)，会将FRAME#置低，并在AD总线上放置Slave地址，同时C/BE#放置命令信号，说明接下来的传输类型。所有PCI总线上设备都需对此地址译码，被选中的设备要置DEVSEL#以声明自己被选中。然后当IRDY#与TRDY#都置低时，可以传输数据。当Master数据传输结束前，将FRAME#置高以标明只剩最后一组数据要传输，并在传完数据后放开IRDY#以释放总线控制权。

 Rear of Computer
                    :------:------:
               -12V |- B1     A1 -| Test Reset
         Test Clock |- B2     A2 -| +12V
             Ground |- B3     A3 -| Test Mode Select
   Test Data Output |- B4     A4 -| Test Data Input
                +5V |- B5     A5 -| +5V
                +5V |- B6     A6 -| Interrupt A
        Interrupt B |- B7     A7 -| Interrupt C
        Interrupt D |- B8     A8 -| +5V
            PRSNT1# |- B9     A9 -| Reserved
           Reserved |- B10   A10 -| +V I/O
            PRSNT2# |- B11   A11 -| Reserved
                    :------:------:
                    :------:------:
           Reserved |- B14   A14 -| Reserved
             Ground |- B15   A15 -| Reset
              Clock |- B16   A16 -| +V I/O
             Ground |- B17   A17 -| Grant
            Request |- B18   A18 -| Ground
             +V I/O |- B19   A19 -| Reserved
         Address 31 |- B20   A20 -| Address 30
         Address 29 |- B21   A21 -| +3.3V
             Ground |- B22   A22 -| Address 28
         Address 27 |- B23   A23 -| Address 26
         Address 25 |- B24   A24 -| Ground
              +3.3V |- B25   A25 -| Address 24
             C/BE 3 |- B26   A26 -| Init Device Select
         Address 23 |- B27   A27 -| +3.3V
             Ground |- B28   A28 -| Address 22
         Address 21 |- B29   A29 -| Address 20
         Address 19 |- B30   A30 -| Ground
              +3.3V |- B31   A31 -| Address 18
         Address 17 |- B32   A32 -| Address 16
             C/BE 2 |- B33   A33 -| +3.3V
             Ground |- B34   A34 -| Cycle Frame
    Initiator Ready |- B35   A35 -| Ground
              +3.3V |- B36   A36 -| Target Ready
      Device Select |- B37   A37 -| Ground
             Ground |- B38   A38 -| Stop
               Lock |- B39   A39 -| +3.3V
       Parity Error |- B40   A40 -| Snoop Done
              +3.3V |- B41   A41 -| Snoop Backoff
       System Error |- B42   A42 -| Ground
              +3.3V |- B43   A43 -| PAR
             C/BE 1 |- B44   A44 -| Address 15
         Address 14 |- B45   A45 -| +3.3V
       M66EN/Ground |- B46   A46 -| Address 13
         Address 12 |- B47   A47 -| Address 11
         Address 10 |- B48   A48 -| Ground
             Ground |- B49   A49 -| Address 9
                    :------:------:
                    :------:------:
          Address 8 |- B52   A52 -| C/BE 0
          Address 7 |- B53   A53 -| +3.3V
              +3.3V |- B54   A54 -| Address 6
          Address 5 |- B55   A55 -| Address 4
          Address 3 |- B56   A56 -| Ground
             Ground |- B57   A57 -| Address 2
          Address 1 |- B58   A58 -| Address 0
             +5 I/O |- B59   A59 -| +V I/O
 Acknowledge 64-bit |- B60   A60 -| Request 64-bit
                +5V |- B61   A61 -| +5V
                +5V |- B62   A62 -| +5V
                    :------:------:
                    :------:------:
           Reserved |- B63   A63 -| Ground
             Ground |- B64   A64 -| C/BE 7
             C/BE 6 |- B65   A65 -| C/BE 5
             C/BE 4 |- B66   A66 -| +V I/O
             Ground |- B67   A67 -| Parity 64-bit
         Address 63 |- B68   A68 -| Address 62
          Address 61|- B69   A69 -| Ground
             +V I/O |- B70   A70 -| Address 60
         Address 59 |- B71   A71 -| Address 58
         Address 57 |- B72   A72 -| Ground
             Ground |- B73   A73 -| Address 56
         Address 55 |- B74   A74 -| Address 54
         Address 53 |- B75   A75 -| +V I/O
             Ground |- B76   A76 -| Address 52
         Address 51 |- B77   A77 -| Address 50
         Address 49 |- B78   A78 -| Ground
             +V I/O |- B79   A79 -| Address 48
         Address 47 |- B80   A80 -| Address 46
         Address 45 |- B81   A81 -| Ground
             Ground |- B82   A82 -| Address 44
         Address 43 |- B83   A83 -| Address 42
         Address 41 |- B84   A84 -| +V I/O
             Ground |- B85   A85 -| Address 40
         Address 39 |- B86   A86 -| Address 38
         Address 37 |- B87   A87 -| Ground
             +V I/O |- B88   A88 -| Address 36
         Address 35 |- B89   A89 -| Address 34
         Address 33 |- B90   A90 -| Ground
             Ground |- B91   A91 -| Address 32
           Reserved |- B92   A92 -| Reserved
           Reserved |- B93   A93 -| Ground
             Ground |- B94   A94 -| Reserved
                    :------:------:

每日好图

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可爱的水酱
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【PCIe硬件】PCIe引脚定义
smartvxworks的博客
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PCI Express，官方简称PCIe，是计算机总线的一个重要分支, 插槽图片如下： 下表列出在边缘连接器上的PCI Express卡两侧的导线。在印刷电路板（PCB）的焊接侧为A侧，并且组件侧的B侧。PRSNT1# 和PRSNT2# 引脚必须比其余稍短，以确保热插入卡时其余管脚完全插入。WAKE# 引脚采用全电压唤醒计算机，但必须拉高从备用电源，以表明该卡是能够唤醒。 PCIe总线是连接外部设备的线路。（就是通用的总线规格） PCIe通道是PCIe总线的组成部分,PCIe
PCI插槽管脚定义JPG格式，很清晰
09-09
protel画的PCI插槽的各个管脚注释，很实用，也很清晰，只要一分啊
PCIE总线基本介绍(和PCI总线差异、速率计算、引脚定义)
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05-21 4095
(1)PCIE设备之间连接叫做Link，一个Link可以由多个lane组成，PCIE设备里经常提到的X1、X2、X8，就是指Link由1个、2个、8个lane组成；(2)PCIE是差分串行信号线，两根线用于收，两根线用于发，一收一发组成一个lane；
PCI总线（一）
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PCI-E总线引脚定义
03-28
PCI-E总线引脚定义
PCI管脚定义说明书
06-20
PCI中文管教说明，64位共188管教，清晰易懂，对设计金手指很有用
PCIe简介及引脚定义
maopig的专栏
01-10 9892
随着现代处理器技术的发展，在互连领域中，使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线，完成之前需要许多单端并行数据信号才能达到的总线带宽。 PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外，还使用了一些在网络通信中使
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PCI接口详细引角定义原理图,大家看看吧。
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PCIE金手指各个引脚的电气属性大解析，以及硬件设计指导！
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本文的参考资料： https://zh.wikipedia.org/wiki/PCI_Express PCI-E是什么呢？ 简而言之，PCI-E是英特尔在2001年提出的一种取代以前的PCI、AGP的计算机内部互联总线标准。特点是串行（以前的ISA、PCI、AGP等都是并行的），并且支持1到32条通道（然而常见的最长的就是显卡上最常用的X16），速度见下表。 首先，PCI-E传输的信号是差分信号。 关于什么是差分信号，我来解释一下。 相位信号和单端信号对比：传统的单端信号通过相对于地线的电势差的高低来传递
CPCI总线的引脚定义
最新发布
06-08
CPCI总线的引脚定义如下： 1. J1/J2：系统接口，用于与后面板的PCI总线连接。 2. J3/J4：电源接口，用于提供总线和插槽的电源。 3. J5：系统管理总线，用于插槽之间的通信和控制。 4. J6：时钟总线，用于同步各插槽之间的时钟信号。 5. J7：背板总线，用于与背板上的其他总线连接。 6. J8：地线接口，用于连接系统地线。 这些引脚定义是CPCI 2.0标准的定义，不同版本的CPCI标准可能会略有不同。

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