09-Vector-向量拼接后异或操作

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Verilog Language Basic

09-Vector-向量拼接后异或操作
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module top_module (
    input a, b, c, d, e,
    output [24:0] out );//
    
    // assign out = ~{ ... } ^ { ... };   
    //拼接时若有倍数，必须用要用大括号括起来再拼，
    assign out = ~{{5{a}},{5{b}},{5{c}},{5{d}},{5{e}}} ^ {5{a,b,c,d,e}};
    
endmodule

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09-Vector-向量拼接后异或操作

Verilog HDL（HDLBits）Verilog Language Basic09-Vector-向量拼接后异或操作module top_module ( input a, b, c, d, e, output [24:0] out );// // assign out = ~{ ... } ^ { ... }; //拼接时若有倍数，必须用要用大括号括起来再拼， assign out = ~{{5{a}},{5{b}},{5{c}},{
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