FPGA学习笔记（二）同步电路设计

最新推荐文章于 2024-06-12 06:31:31 发布

SeanOY

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分类专栏： FPGA 文章标签： FPGA

本文链接：https://blog.csdn.net/qq_33194301/article/details/103076408

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本文深入探讨FPGA中的同步电路设计，从触发器（D-FF）结构、亚稳态概念，到建立时间、保持时间和时序分析的介绍。讨论了静态时序分析在性能评估中的应用，并阐述了单相时钟同步电路面临的时钟偏移和抖动问题，以及FPGA如何通过优化的时钟树结构来解决这些问题。

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文章目录

一、触发器

触发器（Flip Flop，FF）是一种只能存储1个bit的存储单元。FPGA逻辑单元内的D触发器（D-FF）就是一种在时钟上升沿（或下降沿）将输入信号的变化传输到输出端的边沿触发器。如下图D-FF在CLK上升沿将输入值传输到输出Q。

在这里插入图片描述

图一 D触发器（D-FF）
表一真值表

D	CLK	Q	/Q
X	L	Qn	/Qn
L	上升沿	L	H
H	上升沿	H	L
X	H	Qn	/Qn
X	下降沿	Qn	/Qn

注：X代表H/L

二、D-FF结构

CMOS工艺下D-FF（D

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