FPGA设计开发流程

FPGA设计开发流程

这套开发流程无论是对于Altera还是Xilinx的开发软件都适用，要深刻理解每个步骤所代表的含义：
1.设计定义指的是我们要明确所设计的模块或系统的功能，模块划分。最好能用Visio将模块输入/输出端口、寄存器、LUT等表现出来，在设计输入中照图施工即可。
2.设计输入指的是我们设计所采用的设计方法，包括了绘制原理图法（一般用于简单设计）、硬件描述语言（verilog HDL或VHDL）、调用IP核。
IP核有三种形式：a.HDL语言形式——>软核
b.网表形式——>固核
c.版图形式——>硬核
3.析综合：表面上是报告设计中的语法和逻辑错误，实际上是反映设计输入所表述的逻辑电路功能是否能正常实现。
4.功能仿真：通过功能仿真的时序来验证设计是否满足要求，这一步固然是要提前编写好testbench。
4.布局布线：功能仿真不存在问题就可以开始布局布线，布局布线是将设计输入的逻辑电路布局布线到FPGA芯片内部。IO分配在布局布线前后均可，一般按照quartus或ISE（vivado）开发流程即可。
5.时序仿真：将经过布局布线的特定型号芯片配置的网表进行仿真，不在是对抽象层的功能仿真，而是对布局布线后底层的逻辑电路（包含逻辑单元LE，查找表LUT等）进行仿真，此时仿真出的时序相较功能仿真会出现延迟、毛刺等现象。
静态时序分析：通过静态时序分析报告来分析设计能否满足要求，Fmax最高频率、set up time建立时间、hold time保持时间的余量是否为正，为正即满足设计要求。
注：由于时序仿真完全模拟底层门级逻辑电路进行，所要耗费的时间很长，所以大多时候通过静态时序分析报告进行判断。
6.板级验证：下载烧写a.通过JTAG配置到FPGA芯片中，掉电丢失
b.配置到外置spi接口的flash（Altera的EPCS、其他厂家的W25Q16或W25Q128等），掉电不丢失。
板级调试