Vivado生成edf网表、sdf标准延时文件命令

Vivado中相关库的说明：

unisims：Xilinx原始功能模型
unimacro：大型原语的宏模型
retarget：用于较旧架构的unisim / simprim重定向库
XilinxCoreLib：ISE传统IP模型
vcs_secureip_cell.list：要包含的安全IP组件列表
axi_bfm_cell.list：可选的加密AXI BFM模型（需要许可证）

Vivado中的时序网表/ SDF生成：

在生成网表文件之前，必须打开“Schematic”，将网表文件读进内存，如下图所示：

生成网表文件：
（1）若不含Xilinx IP，File_Path指的文件路径，File_Name指的文件名

write_edif File_Path/File_Name.edf

（2）含Xilinx IP

write_edif -security_mode all File_Path/File_Name.edf

write_verilog -mode timesim -sdf_file <sdf_file> .sdf <sim_netlist> .v

生成标准延迟文件，在生成该文件时，必须先Open Implemented Design，在Tcl Console中输入以下命令：

write_sdf File_Path/File_Name.sdf