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verilog
F~C~H
这个作者很懒,什么都没留下…
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Verilog编写测试激励中的延时问题
Verilog编写测试激励,延时操作演示:第一个圆圈是en在1000ns后的变化情况,第二个圆圈是rst_n经过2000ns后的变化情况,延时是累加的但是模块与模块之间的延时是相互独立的 ...转载 2019-04-25 21:12:20 · 1443 阅读 · 0 评论 -
Quatus II13.0链接Altera-Modelsim进行功能仿真
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