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数字集成电路
F~C~H
这个作者很懒,什么都没留下…
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关于verilog中综合的过程,可综合与不可综合的理解
前言:1):数字电路设计过程: 一:行为级:分析电路功能、性能以及其他兼容性问题,只验证设计功能,不考虑设计的...转载 2020-02-18 20:58:29 · 2327 阅读 · 1 评论 -
加法器的verilog实现(串行进位、并联、超前进位、流水线)
<div id="post_detail"> 加法器的verilog实现(串行进位、并联、超前进位、流水线) 总结:从下面的Timing summary来看,流水线的频率最高、并行加法器次之,串行进位加法器再次,超前进位加法器最慢。按理论,超前进位加法器应该比串行进位加法器快,此处为何出现这种情况,原因未知。并行加法器因为使用加法符号实现的,...转载 2019-04-21 21:01:17 · 6577 阅读 · 1 评论 -
脉动型(Systolic)FIR滤波器的实现
脉动型(Systolic)FIR滤波器设计#e# 脉动型FIR滤波器是对直接型的升级,在每个操作后都加入流水线级,每个动作都打一拍,就跟心脏跳动一样,因此称为脉动型,这种结构非常适用于高速数据流的处理。如图1所示为脉动型FIR滤波器结构。 图1 与直接型结构不同的是,输入数据到下一个处理单元都...转载 2019-04-28 16:31:54 · 818 阅读 · 0 评论 -
脉动阵列在二维矩阵乘法及卷积运算中的应用
脉动阵列(Systolic Array)本身是一个“古老”的概念,在1982年就已经提出了,可是,最近由于Google的TPU采用了这个结构作为计算的核心结构,脉动阵列又一次地火了起来。我也是因为关注TPU才开始去了解脉动阵列的,但是由于目前脉动的阵列比较零散,在搞明白脉动阵列以及TPU怎么使用脉动阵列进行卷积的过程中走了...转载 2019-04-28 16:32:45 · 1017 阅读 · 1 评论 -
Quartus II 13.0sp1 (64-bit)使用教程
本人大三在学习计算机组成原理,要用到Quartus II 13.0sp1 (64-bit),但是下载安装完以后发现不会用,世界这么大,百度也没有任何收获,啊啊啊,昨天终于会用了,所以写了这个教程,希望对大家有用,详情见图片这里会弹出来一个框,然后(next)然后得到下面这个图这里也有一...转载 2019-04-19 15:07:13 · 3767 阅读 · 0 评论