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RSS订阅原创 ifdef与endif
条件编译语法 会优先执行条件被宏定义的语句块，比如下图优先执行第二条，因为只有CONFIG_IFELSE被宏定义了。只定义不论值，只要被定义就可运行。本地或者全局变量参数不行。
2024-06-04 17:01:40
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原创 libero引脚约束
在使用libero工具开发时，如果删除已经综合过的顶层输入输出信号，在下次综合会报错找不到管脚约束，其实是因为libero的学术文件不会根据.v文件自动更新，需要找到约束文件删除多余的管脚信号。约束文件位置在:libero自动生成的工程文件夹下/constraint/io/.pdc的文件。
2024-01-03 17:27:57
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原创 libero开发教程——自带ip仿真
以i2c为例，先在ip catelog找到i2c的ip，如下图所示，documentation里面是ip的相关pdf文档，包含ip框图和输入输出信号介绍等信息。ip生成之后紧接着来到design flow找到下图中的选项右键选择 stimulus file。来到这个界面之后，选中刚才生成ip的仿真文件，单击add加入进来。此时在testbench选择user，就会生成配套的ip仿真文件。单击ok回到design flow界面双击仿真即可。ip的配置根据需求填写（我全默认了）
2023-12-05 16:08:07
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原创 libero教程——flashpro和identify使用
本来想自己弄，但是我突然发现一个比较好的地址。identify在线逻辑分析仪。flashpro下载器。
2023-10-23 14:42:35
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原创 libero烧录信号抓取
提示:如果改了东西需要重新烧录，需要把这两个界面都关闭再libero打开。两个红色的要关闭掉。然后返回libero开始烧录，观测信号（如果只烧录观测从这一步开始就行）等到下面的messige出现以下信息表示run好了。在下图中右侧可以自己设置，设置完之后记得保存一下。run一下，耐心等待，有警告就ok，run完之后。run成功会变绿色，然后点下面的这个看波形。设置抓取信号:在libero打开。打开的就是烧录界面，直接run。
2023-10-23 14:03:17
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原创 libero开发流程（1）
黑体加粗的synthesize是综合仿真，hdl代码写完之后直接点击这一步即可，写完sim文件之后再点击上面的那个前仿真simulate进行功能仿真。simulation:里面存放的是libero联合modelsim仿真用的文件，包括.do文件(run.do, wave.do)等。synthesis:存放工程在编译综合生成的各种文件包括report，map，timming文件等。下面紧跟着的simulate是前仿真功能，功能仿真。如图设置文件名，只需要给libero找一个大目录，它会自己生成各类文件夹。
2023-10-23 10:41:03
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空空如也
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