ESD（静电释放）下半部分

最新推荐文章于 2024-02-27 10:34:08 发布

望溪

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分类专栏：模拟CMOS总结

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ESD（静电释放）下半部分

1、顶层（layout）设计角度

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以上就是一个最简单的四端口模型电路，有电源VDD，有地VSS，有输入input，有输出output（上图中没有画出，可以认为是两个反相器的输出）。

考虑到任意两个PAD均有可能发生ESD状况，所以，一定要注意layout布局。

第一：

ESD发生时，比如输入PAD到VSS地，会形成一股很大的泄放电流，但是我们的不同metal层次，不同粗细，都影响着泄放电流的大小，比如metal1的10um,仅能走峰值电流100mA（数据纯属假设，仅作举例），你的泄放电流是200mA，那你的芯片一打ESD，一股你的金属连线承受不了的电流经过，那么你的结局就是从芯片上看，你这片的金属连线烧毁，ESD布局失败。所以，所有的存在泄放电流支路的连线，都最好使用较粗的顶层metal连线，因为顶层metal连线的泄放电流能力最强。并且，ESD一定要尽量放在PAD旁边，这样可以做到最小的线路阻抗，最快的泄放电流路径，以及省顶层metal的面积，对电路只有好处没有坏处，这是一个最基本的设计原则。

第二：

假设输入PAD内部电路是一个栅极时，一定要注意一个ESD二级保护的问题，如上图所示，图中输入只有一个ESD到VSS的保护，很明显是不够的，我们还需要一个限流电阻外加一个二级ESD保护，这个问题具体后面会讲解。

第三：

输入到电源也需要有ESD保护，如上图所示，假设输入PAD为高，对电源VDD打ESD，那么泄放电流路径是先从下方的输入ESD流到地，再从地流到电源到地的ESD，这里面需要做到的是地足够粗，否则无处宣泄的泄放电流首先会把地线烧断，其次有可能烧毁内部地到电源之间的电路。

第四：

做高速接口电路时，一定要关注接口处ESD带来的寄生电容对信号delay的影响，选取ESD更为关键和谨慎。

第五：

不要增加mask，因为有时候针对同一套mask而言，做出来的ESD的性能可能不是太好，好的ESD可能需要其他mask，但这明显是不经济的，毕竟一层mask真的很贵。

第六：

要注意latchup的影响，latchup后面会有专门章节来讲，它和ESD是可靠性的两大主要内容。

第七：

适当运用功率管自保护可以减少外部ESD的面积，从而节省整体的面积。

+++

2、底层设计

首先，我们来看看哪些器件能够作为或者帮助ESD的使用？

第一：电阻

电阻本身不是一个ESD器件，但是电阻能够帮助ESD器件完成一些特定的功能。**电阻具有限流的作用，**合理放置能够提高一些电路的ESD保护能力。电阻是一个最最简单的器件，但是在ESD保护中，我们经常能看到它的身影。例如I/O脚内部电路是MOS的栅极，我们就需要放置一个几K的电阻，它的好处就是当端口ESD能量很大时，能够限流降压。先解释一下我们为什么内部是栅极的I/O需要二级ESD保护，**因为栅极是一个远比源漏或者其他端口更敏感的位置，它的栅氧化层很容易被击穿，**所以我们需要第一个ESD器件，也就是下图中左边的ESD首先进行泄放掉一部分的能量，能量减弱后经过一个限流电阻R，导致往内部的电流不会太大，如果有大电流的话，R也可以吃掉很大的压降，剩余的能量就通过右边的ESD泄放掉。这是针对有栅极的I/O的处理方法，当然如果你说其他I/O能不能用，当然能了，double protect谁不喜欢，但问题是这会带来面积问题，毕竟一个ESD可是占了不少面积的。秉承电阻限流，吃电压的特性，还有一些情况，比如内部某些支路的耐压能力不够时，但是该支路的ESDtrigger电压却较高，那么我们也可以使用一些电阻去完成增加耐压的使命，前提是不要影响电路的正常工作，这当然是一些粗糙的使用方法了，一般改版电路没有其他选择时会这么做。所以，总结一下，电阻不仅可以作为一个限流器件，也可以作为一个增加耐压的器件。

第二：PN结

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二极管其实本质上就是一个最简单的ESD器件。正向时，I与V呈e的指数倍关系，**反向时，存在一定的反向电流，但是当反向电压到达一定电压时，会形成雪崩击穿和齐纳击穿，短暂的时间产生较大的电流。**这里面有有一个ESD的重要特性，**短暂的时间泄放大量（能量）电流！**PN结反向击穿特性是所有ESD器件的必备特性！

为了方便我们后面关于BJT，CMOS等ESD器件的理解，我们统一将击穿特性放在I/V曲线的第一象限，所以PN结的击穿特性如下图所示：

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-JJ94vA26-1601649828386)(https://i.loli.net/2020/10/02/jv2ZmubsadUJtRF.png)]

假设I/O对GND打正电压，当I/O的能量到达一定程度时，**形成雪崩击穿，电流急剧上升，能量从二极管到地释放掉，**这种基础ESD放电模型是对ESD最简单最完美的诠释。假如I/O对GND打负电压，那正好，利用了二极管正向放电原理，自然就把能量泄放掉了。

那么在实际电路中我们要考虑到哪些其他因素呢？注意这个问题，这是以后讲其他ESD器件也必须要遵循的。

第一，不要影响到电路的正常工作，假设电路的正常工作电压是3V，那么我们的二极管的击穿电压一定要比3V大，否则你没打ESD，我就击穿泄放能量了，这还怎么能正常工作呢？

第二，**往电路内部的器件的耐压一定要耐得住这个ESD的击穿电压，**假设内部电路的器件全是VDS最大5V的器件，如果我击穿电压是6V，那么还没等到我泄放能量呢，你内部管子全打坏了，所以这也不行。

第三，我当然希望瞬间释放的能量越快越好，即希望击穿曲线越垂直于横坐标越好，但是受到二极管的寄生的RES的影响，我们的实际曲线通常是斜着往上的，那么意味着我们的管子泄放能量有一定的限制，是否需要多放几个并联的管子共同泄放能量，你也可以认为并联减少电阻，这无疑会造成面积的增加，最后权衡利弊，你可以得出一个你能想要的二极管的尺寸。

如果对于任何一个端口来说，他都能满足上面的三个要求，且尺寸合适，那么二极管就是最完美的ESD器件！其他的ESD器件看都不用看了，但是现实就是这么的残酷，针对一套固定的工艺，他的各种掺杂都要优先考虑普通MOS或者BJT的特性，所以遵循MOS或者BJT掺杂等特性做出来的PN结波形简直不能看，几乎不可能同时满足上面的三个要求。所以，很少单纯用PN结去做ESD器件。

第三：MOS管

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该方法如上图所示，漏极N，衬底P，源极N，寄生NPN。当漏极有一个较大的能量时，会形成一个较强的电场，对于漏极和衬底之间的反向PN结来说，**电场到达一定强度时，会发生雪崩击穿（此时drain电压称之为trigger电压），击穿后会有电流将衬底电压抬起到一个PN结正向导通电压，随即寄生NPN进入线性放大区，大量的电流从寄生NPN导到地，漏极电压下降，这就是snackback折返ESD的过程。**折返到最低的漏极电压，称之为holding电压。此后，随着电流的增加，漏极电压会继续上升，直到发生二次击穿，热击穿。

明白了方法之后，我们再来看柯老师的一句话：在輸出PAD，其輸出級大尺寸的PMOS及NMOS元件本身便可當做ESD防謢元件來用，但是其佈局方式必須遵守Design Rules中有關ESD佈局方面的規定！

这里面有个信息，输出极大尺寸的管子本身可以作为ESD防护使用，这是为什么呢？回答这个问题之前，先引出GCNMOS的ESD。

3.1 GCNMOS

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**GCNMOS就是在gate和drain之间加一个MOS电容，当漏级有一个较大的能量时，会通过Cout将gate给couple起来，这个时候沟道会通过一个较小的电流I1，该NMOS会弱导通，注意如果gate大于Vth的话，NMOS完全导通的话，管子往往承受不了太大的沟道电流，有可能造成烧毁。当gate被couple起来后，衬底中的电子会往沟道方向移动，会形成一个较小的从沟道往P的电流I2，从而导致需要达到触发电压的雪崩电流I3的减少，即更小的trigger电压即可触发寄生BJT，完成保护。所以相对GGNMOS来讲，GCNMOS的触发电压更小，并且另一个优点是，由于gate被couple，有了一个RC的delay，寄生BJT能够更均匀的开启，GGNMOS的基极电阻的差异，通常不能均匀开启；GCNMOS的W需要更大，才能帮助泄放弱导通时产生的热量，否则容易烧毁，也就是扛不住。**这种情况下的GCNMOS是一个典型的击穿型ESD，利用的就是寄生BJT的泄放能力。

讲完这些，大家疑问道，这和大尺寸的NMOS自身（寄生电容大）就能当做ESD使用有什么关系呢？大尺寸的管子的CGD相对较大，这样看它不也是一个GCNMOS吗？且其W足够大能承受得了管子开启带来的热量，针对几万尺寸W的功率管而言，它能够自保护的主要原因通常是它能够承受gate开启后泄放的ESD能量。这一点和PIN脚处单独做的GCNMOS不一样，那种情况下GCNMOS是尽量不要开启以保护管子，本质上还是BJT泄放能量。而功率管形成的GCNMOS本身就是靠自己沟道电流泄放能量，所以有的人也称这种为导通型的ESD。以上是笔者自己的看法，如有谬误，请指出。

下面补一张寄生BJT泄放能量的波形图，以助大家更方便地理解。

[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-aUUiXPH4-1601649828388)(https://i.loli.net/2020/10/02/8xPjhJNa2w7Hgl3.png)]

3.2 GGNMOS

GGNMOS（上图就是GGNMOS）泄放能量的方式也是使用寄生BJT，所以他的波形图也如上上图中一样。

但是由于我们通常会考虑到ESD能力的问题，会把GGNMOS的漏极拉宽，这个的好处是可以增加漏极的一些阻抗，能够起到一些限流的作用，它的cross section的寄生图我觉得如下图所示：

拉宽drain可以增加RD，电阻上面已经说了，可以限流和吃电压，因为在寄生的三极管开之前，这个RD是没有电流的，只有发生雪崩击穿后才会有电流，所以拉宽drain对IV曲线的snack back来讲是没有影响的，但是他会对随后的I/V曲线产生影响，如下图所示：

蓝色的实线是没有拉宽drain的波形，黑色的实线是拉宽的drain波形，针对A和B点来讲，同一个V电压，蓝色的电流显然更高，所以蓝色的曲线显然更容易进入到热击穿从而损毁，从这里可以很明显看出电阻的限流作用；针对C和B点来讲，**同一个I电流，黑色曲线需要更高的电压才会发生击穿，从这里可以看出电阻的吃电压作用，**这个电阻相当于帮忙吃掉了一部分电压，需要更高的电压才可以损毁ESD。

说到这里，不得不提一下Silicided diffusion技术，他的主要目的**在降低MOS元件在源级与漏极的串联杂散电阻Rd及Rs，主要驱动力是为了更高速的电路服务的，**只有只写寄生的电阻越小，MOS的速度才能提上来，所以在0.35um以下的工艺里面，salicided的技术还是比较普遍的，但是，好巧不巧，你减少这些串联的电阻刚好与我们的ESD的要求不符，如上图中解释，所以又特地为了提高ESD能力，做了一些silicided diffusion block的区域来保证其ESD能力。

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第四：SCR