使用Cordic算法实现FPGA上的指数计算

最新推荐文章于 2024-03-01 14:21:46 发布

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分类专栏： vivado初步文章标签： Verilog cordic FPGA

本文链接：https://blog.csdn.net/qq_34365687/article/details/97186404

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最近做的内容用到了指数运算，虽然Xilinx提供了指数运算的ip核，但还是决定自己写一个关于指数运算的Verilog代码。在fpga上实现指数运算主要有两种方式，一种是使用查找表，另外一种是使用cordic算法，这里选择使用cordic旋转双曲坐标得到指数计算的近似值。
先补一下coedic的原理，引用一篇blog，已经说的很详细了:
https://blog.csdn.net/u010712012/article/details/77755567
下面就直接上Verilog代码，10级流水线：

module Exp_full(clk,rst_n,Inputdata,InputEN,OutputData);
input clk;
input rst_n;
input signed [15:0]Inputdata;
input InputEN;
output signed [15:0] OutputData;


reg signed [15:0] angel [9:0];
parameter signed An=16'b0001001101000111;//16'b0001001101010010;
                  
				  
always@(posedge clk or negedge rst_n)
begin
	if(rst_n!=1)
	begin
		angel[0]<=16'b0000100011001010;// 0.549306,1/2
        angel[1]<=16'b0000010000010110;//0.255413,1/4
        angel[2]<=16'b0000001000000011;//0.125657,1/8
        angel[3]<=16'b0000000100000000;//0.062582,1/16
        angel[4]<=16'b0000000100000000;//,1,2,3,4,4,5,6,
        angel[5]<=16'b0000000010000000;//0.031260
        angel[6]<=16'b0000000001000000;//0.015626
        angel[7]<=16'b0000000000100000;//0.007813
	    angel[8]<=16'b0000000000010000;//0.003906250
        angel[9]<=16'b0000000000001000;//0.001953125
	end
end


reg signed [15:0] x [10:0];
reg signed [15:0] y [10:0];