易灵思Inout管脚操作指南

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于 2022-03-04 21:05:43 首次发布

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本文档详细介绍了易灵思器件的管脚操作原理，包括逻辑层与硬件层的分离设计，以及如何通过软件设置界面进行GPIO模块的配置。在逻辑内设置部分，强调了输入/输出及输出使能的定义，并提供了如何实现高阻态的示例代码。用户可通过此指南理解并有效地控制器件的管脚功能。

易灵思Inout管脚操作指南

一.原理说明
二.软件设置界面
三.逻辑内的设置

一.原理说明

易灵思器件在设计时，逻辑层和硬件（硬核接口，管脚接口）层是分开独立的，无论是MIPI，，DDR，PLL 和 JTAG，对于用户来说，可以把硬件层当做外围器件来看待，只需要关注和逻辑层关联的接口的时序；
LVDS 和 GPIO 一样，当然也都是同样的设计理念；

二.软件设置界面

1. 打开任意工程，在interface designer选择栏里面，右键GPIO 模块，创建Block 或者 Bus,来添加引脚；
在这里插入图片描述

2. 在Input ，Output ，Output Enable 选项框内定义连接到逻辑内的引脚名称，以及是否使能引脚的寄存器；
在这里插入图片描述

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三.逻辑内的设置

input     inout_data_IN    // 输入数据         ,
output    inout_data_OUT   // 输出数据         ,
output    inout_data_OE    // 输出数据使能         ,      

assign inout_data_OUT   = inout_data_OE    ? 1'b1 : 1'b0	;
// 易灵思的综合器不能判断逻辑内的高阻1'bz，所以需要给inout_data_OUT  确定的 0 或 1；

// 如果需要将硬件管脚inout 设置为高阻状态，
// 只需要将inout_data_OE一直给0