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RSS订阅原创 易灵思FPGA-钛金的DSI TX 软核控制器的设置使用
如何解MIPI包 这是控制器的活，一般模式下 ，我们能用Command和vedio模式就行。
2023-10-18 12:08:00
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原创 安路FPGA-软件TD和Modelsim联仿设置
Anlogic安路的系列很多SF1，AL3，EG2的等等，每一个系列地下的原语库都非常多，所以还是和AX家一样，提前编译好安路的器件库；参考笔者TD。
2023-09-02 13:10:00
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原创 易灵思FPGA-钛金的Hyperram Controller设置使用
就是一个多路高速大号掉电易失SDRAM，主要特点就是一个小封装和低功耗，具体的芯片的接口协议没研究，基本上每家FPGA或者MCU公司建议用hyperram的，都会有对应的控制器 ，直接搞控制器就行。如果你用了AXI3接口 ，建议将这些参数提到顶层，方便实际用起来修改#(parameter AXI_DBW = 128, // AXI位宽 根据你的需求来`endifparameter TOP_DBW = 16 // 实际hyperram的位宽。
2023-08-13 23:12:39
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原创 易灵思FPGA-Trion的MIPI设置使用
提示：这里可以添加系列文章的所有文章的目录，目录需要自己手动添加例如：第一章 Python 机器学习入门之pandas的使用提示：写完文章后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、MIPI简介？二、IP调用注意事项1.引入库2.读入数据三、代码定义总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一
2022-10-12 09:48:59
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原创 易灵思FPGA-项目设计指南一
易灵思FPGA 芯片在**设计之初**，采用了 硬件接口（GPIO，JTAG，PLL） 和 内核逻辑（Core）分开设计的思路，所以在切换之初会有些许的不适应，但这样的操作好处是，符合**自上向下**设计的思路，当在**Interface Designer**界面配置完所以的接口没问题后，EDA工具会根据分配的管脚，自动生成对应的顶层文件；..................
2022-06-17 00:24:14
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原创 易灵思FPGA--时序模型跑分指南
易灵思器件时序模型跑分指南一.原理说明二.使用情况说明二.软件设置界面三.逻辑内的设置一.原理说明易灵思的EDA工具会根据当前工程下选择的型号，在不改变bitstream，匹配不同的芯片模型（商业工业和速度等级），使用脚本语言，编译不同的时序模型，生成对应的报告。二.使用情况说明易灵思EDA，即使同样的代码，因为编译的时间点，随机种子等参考因素不同，每一次编译生成的bitstream都会不一样；1. 为了节省成本，很多时候可以不用选择最高速的器件进行设计；2. 同一批次终端产品，可能有不同等级
2022-05-20 11:13:03
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原创 易灵思Inout管脚操作指南
易灵思Inout管脚操作指南一.原理说明二.软件设置界面三.逻辑内的设置一.原理说明易灵思器件在设计时，逻辑层和硬件（硬核接口，管脚接口）层是分开独立的，无论是MIPI，LVDS，DDR，还是PLL 和 JTAG，都是同样的设计理念；对于用户来说，可以把硬件层当做外围器件来看待；二.软件设置界面1. 打开任意工程，在interface designer选择栏里面，右键GPIO 模块 ，创建Block 或者 Bus,来添加引脚；2. 在Input ，Output ，Output Enab
2022-03-04 21:05:43
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原创 易灵思FIFO操作指南
易灵思FIFO操作指南一.软件设置界面二.FIFO端口定义三.FIFO时序一.软件设置界面打开任意工程，在IPM菜单栏里面，双击FIFO IP ；生成IP ，需要在module name 处 命名，在配置界面根据需要，使能某些指示信号；右下角点击generate生成。二.FIFO端口定义时钟，复位端口定义SynchronousAsynchronousinput?output功能描述a_rst_i√√input异步复位信号，初始化所有内部指针和
2022-01-09 00:15:07
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原创 易灵思FPGA- IO_Delay
易灵思FPGA-IO-DelayTitaniumTrionTitanium易灵思二代产品中，在Interface Designer 硬件配置界面里面，可以直接进行延迟调节，无论是单端还是差分，在每一个管脚设置里面的Advanced Settings选择配置：在使能动态延迟后，静态延迟的数字设置就没有用了；步进相移跟进上面这三根线来设置，ENA信号拉高后，CTRT信号计数多少个，就步进多少步;RST信号拉高后，计数器归零Trion易灵思一代产品中，管脚设置界面并不支持io delay的选择
2021-12-17 00:11:04
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原创 易灵思FPGA-报告总结篇
易灵思FPGA-报告总结篇提示：这里可以添加系列文章的所有文章的目录，目录需要自己手动添加例如：第一章 Python 机器学习入门之pandas的使用提示：写完文章后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录易灵思FPGA-报告总结篇前言一、PRJ.map.rpt二、PRJ.pinout.rpt三、PRJ.place.rpt四、PRJ.pt.rpt五、PRJ.pt_timing.rpt六、PRJ.route.rpt七、PRJ.timing.rpt二、使用步骤1.引入库2.读入数据总结
2021-05-15 23:49:44
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原创 易灵思FPGA--Error 错误集锦
试错集合一.引脚锁定设置1.LVDS2.MIPI3.IO bank二.综合/布局布线一.引脚锁定设置1.LVDS在设计规范中，定义LVDS BanK中差分信号和单端信号 混用，必须隔开2对差分IO；举个例子：RXP09/RXN09做GPIO RX07/08/10/11作为就不能做差分信号；RXP09/RXN09做LVDS RX07/08/10/11能做差分，不能做单端 ；即使是跨bank也要隔开两对，即与bank无关，只与数字序号有关。2.MIPI3.IO bank当GPI
2021-04-13 11:05:42
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原创 易灵思FPGA--Programming Mode
易灵思FPGA下载模式的选择一、下载模式概述二、 实际中遇到的问题1. SPI Active2. SPI passtive3. SPI JTAG4. SPI Active using JTAG Bridge一、下载模式概述即FPGA上电时，读取存储器中程序的方法。二、 实际中遇到的问题1. SPI Active注意板卡上硬件连线和串并模式2. SPI passtive注意板卡上和主控制器的硬件连线和串并模式3. SPI JTAG在线调试，不多赘述4. SPI Active using J
2021-02-22 11:23:56
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原创 易灵思FPGA-软件Efinity和Modelsim联仿设置
文章目录前言一、modelsim破解过程二、使用步骤1.引入库2.读入数据总结欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智
2021-01-22 22:52:00
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原创 易灵思FPGA--设计笔录不间断更新
注意事项1.在配置flash时候，FPGA的管脚CDONE， SS_N，TEST_N，CSI必须上拉，推荐阻值10K，而CCK，CDI0，CDI1可以省去；而JTAG的TDI，TMS必须上拉，TMS=1 TDI=1 连续几个周期，就是JTAG状态机复位状态，上拉可以防止芯片意外进入JTAG状态；TDO，TCK上拉电阻可以省去；在对没用的GPIO管脚在处理时候，布板面积有限的情况下，一般规范的做法是将5个以下相同的上下拉接到同一个电阻再到电源或者地，用的管脚这么搞就短路了；2.在设计ddr的过程中，建
2021-01-22 18:01:40
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原创 易灵思FPGA---LVDS资源使用
易灵思FPGA的LVDS设置使用前言一、LVDS概述二、IP调用1.引入库2.读入数据总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。一、LVDS概述LVDS，Low Voltage Differential Signaling，低电压差分信号；是一种数字信号的传输方式，特点是功耗低，噪声低；是在一对PCB走线上通过差分信号进行数据的传输。二、IP调用1.引入库代码如下
2020-12-09 11:07:39
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原创 备忘录--基于FPGA的呼吸灯
基于FPGA的PWM实现一 .原理概述二 .代码实现一 .原理概述PWM，Pulse Width Modulation，脉冲宽度调制，也就是说脉冲波形的占空比是可以调节。呼吸灯顾名思义，随着呼吸的节奏，灯也是逐步变亮和变灭，这是两个步骤。我们将开始点亮和最亮这段时间，无限等分，可以推导在单位时长内，控制变亮的电路所占的比重逐渐增加，到最后是全份额；变灭也是同等过程。同上原理，因此我们可以设计相关的实现。二 .代码实现FPGA逻辑控制本身就3种东西：状态机，计数器module LED
2020-12-04 16:21:59
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原创 易灵思RiscV的试错小结
易灵思RiscV的试错小结一、环境二、错误1. timed out while waiting for target halted原因分析：总结问题描述：原因分析：解决方案：三、总结一、环境二、错误1. timed out while waiting for target halted代码如下（示例）：原因分析：data = pd.read_csv( 'https://labfile.oss.aliyuncs.com/courses/1283/adult.data.csv')print
2020-12-03 22:15:06
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原创 备忘录--基于FPGA的CRC校验
目录一、CRC概述二、并行实现原理三、代码实现四、备忘录以及总结二、使用步骤1.引入库2.读入数据总结一、CRC概述 已经有大量的文章中解释了CRC的基本信息，再次赘述只是为了防止自己遗忘。1.概念Cyclic Redundancy Check，循环冗余校验，是一种对数字信号进行编码的技术或者过程，特点是有效数据和检验数据的长度可以自定义。2.原理原码和某一多项式（一组二进制位串）进行模2除法，得到一组校验码，检验码续到原码后面组合成CRC码。简单来说，就是原数据和一固定的01字符串不停的
2020-11-25 17:00:29
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原创 基于易灵思开发板RiscV的调试流程
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档基于易灵思开发板-Rsic-V的调试流程前言一、相关环境准备二、使用步骤1.引入库2.读入数据总结前言提示：这里可以添加本文要记录的大概内容：例如：随着人工智能的不断发展，机器学习这门技术也越来越重要，很多人都开启了学习机器学习，本文就介绍了机器学习的基础内容。提示：以下是本篇文章正文内容，下面案例可供参考一、相关环境准备示例：pandas 是基于NumPy 的一种工具，该工具是为了解决数据分析任务而创建的。二、使用步骤
2020-11-22 19:20:37
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原创 易灵思FPGA--PLL资源
这里写自定义目录标题一.PLL简介PLL 是什么工作原理Efinix-PLL资源及使用教程常见FPGA器件PLL资源概况XlinxAlteraLattice新的改变功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入一.PLL简介P
2020-11-13 13:28:00
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空空如也
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