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RSS订阅原创 shell 重定向与命令替换 输出格式变化
重定向 命令替换会改变输出的格式，如何改变？此时文件名之间会换行，但是 ls 并不会换行。此时a的又会吧 ls.txt中的换行符去掉。
2024-07-31 22:39:25
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原创 DC学习笔记
在link_library的设置中必须包含 " * "（且要放在最左边，DC会按照从左到右的顺序进行查找），表示DC在引用实例化模块或者单元电路时首先搜索以及调进DC memory的模块和电源电路，如果在link_library中不包含 *，DC就不会使用DC memory中已有的模块。工艺库是综合后电路网表要最终映射到的库，读入的HDL代码首先要由synopsys自带的GTECH转换成DC内部的交换格式，然后经过映射到工艺库和优化生成门级网表。
2024-04-21 17:36:25
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原创 generated clock的source latency
在CTS之前，generated clock不继承master clock的source latency。CTS之后，工具会无视用户自己设置的generted clock的source latency(只是无视generated的source latency，仍需保留master clock的source latency)，而是根据主时钟的source latency加上propagated latency作为generated clock的source latency。
2024-04-11 22:39:02
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原创 linux的帮助
cmd --help:查看命令的用法常用选项，相较于man的信息更少，无法用于内建命令。man cmd: 查看命令的手册，无法查看内建命令。help cmd：用于内建命令。
2023-10-31 20:54:48
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原创 shell 中的进程替换 Process Substitution
(list) 创建一个临时文件(pipe),>(list)是这个文件的名字，这个临时文件里的内容会作为list的输入。
2023-10-18 00:00:57
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原创 shell的重定向
可以通过 exec 永久的重定向，需要注意 fd2(即标准错误)貌似是指向terminal的交互命令行的，一旦在命令行执行 2>&n，在ternimal上将无法看到命令行和提示信息。但是标准输出还是能正常显示。重定向的命令可以是一组命令，使用 {}来进行命令分组， 最后一条命令需要分号。需要注意的是，>&的操作对象既可以是文件，也可以是文件描述符。3>&1 ，此时文件描述符3 将指向 文件描述符1指向的文件。重定向操作的对象为文件时，可以使用操作符进行重定向。
2023-10-15 21:07:18
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原创 perl List::MoreUtils模块中的 natatime函数
第三行 "while (my @triad = $iterator->())"，可能就难以理解了。第一行 "use List::MoreUtils qw(natatime);" 表示需要使用模块List::MoreUtils，该模块不是perl自带的模块，需要进行下载。说明$iterator->()是对子程序的解引用，$iterator怎么会指向一个子程序呢？唯一的可能就是natatime这个函数的返回值是一个子程序。" 是在调用natatime这个函数，并传递了两个参数。直到目前为止，都还可以理解。
2023-09-04 21:02:21
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原创 perl正则表达式中的量词 ？
这是因为在字符串开始的地方匹配到了0次(fred)，此时已经满足匹配条件了。在不使用/g选项的情况下，匹配到第一次就算匹配完成了，即使是贪婪量词也不会去匹配字符串里最长的，而是匹配第一次匹配到的。用于匹配字符串"CfredA"时匹配的结果是 “fredA”。表示匹配0次或1次，同时?是贪婪量词，会优先匹配1次。匹配到的结果为""，即空字符串。去匹配字符串"CfredA"，但需要注意如果用模式。
2023-07-23 12:22:26
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原创 perl中的ARGV变量和ARGV数组
perl将perl命令行的参数列表放进数组ARGV(@ARGV)中。既然是数组，就可以访问($ARGV[n])、遍历，甚至修改数组元素 ARGV数组索引从0开始计算，索引0位从脚本名(perl程序名)之后的参数开始计算，即使这个参数是perl的选项 默认，这些命令行参数是perl程序的数据输入源，也就是perl会依次将它们当作文件进行读取 参数是有序的，读取的时候也是有序的 需要区分ARGV变量和ARGV数组： $ARGV表示命令行参数代表的文件列表中，当前被处理的文件名 @ARGV表示命令行
2023-07-23 11:40:48
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转载 【转载】【5G学习】小区搜索——SSB
NR同步块（SSB）包括PSS、SSS和PBCH。PBCH中包含解调参考信号（DM-RS）。UE在接入NR系统时，首先要检测PSS和SSS以获得下行时频同步以及PCID，然后对PBCH进行解码。PBCH中包括主信息块（MIB）和其他与SSB传输时间有关的信息（additional timing related PBCH payload bits）。MIB中携带了UE接入NR系统所需的最小系统信息的一部分。为了实现下行同步，UE需要通过搜索检测SSB获得接入载波的频点。
2022-12-19 23:03:10
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原创 AXI中的outstanding、乱序、interleaving
AWID与ARID都是用于transaction的ID，主要用于outstanding与乱序传输，也就是说，outstanding与乱序传输是针对transaction的。AWID 与 BID 对应，ARID 与 RID 对应而用于interleaving的WID是针对beat的，且同一transaction的数据是需要顺序进行传输的，AXI4中已经取消了WID信号的使用，不再支持写交织。...
2022-04-03 21:39:15
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原创 低功耗设计
1.动态功耗翻转功耗短路功耗RTL：1、门控时钟2、并行设计3、2.静态功耗静态功耗主要由漏电流电压 、 工艺 (LVT HVT )、 温度 决定静态功耗
2022-04-02 14:34:45
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原创 低功耗设计之门控时钟
1.在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用NAND Gate或者AND Gate实现的门控时钟，控制信号只能在时钟的低电平处进行跳变；对于用OR Gate或者NOR Gate实现的门控时钟，控制信号只能在时钟的高电平处跳变2....
2021-09-28 14:29:29
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转载 verilog 可综合语句 与 不可综合语句
（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。 （2...
2021-09-09 22:06:35
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原创 十进制小数转为二进制小数方法
首先需要明确一点就是并不是所有的十进制小数都能用二进制数精确表示的。这是由于进制的局限性导致的。例如三进制的0.1，用十进制表示是无限循环小数0.333333.....十进制的小数转换为二进制的方法为 十进制小数乘2，取出整数作为二进制小数第一位，余下的小数再乘以2，取出整数作为小数第二位，如此反复，直至余下的小数为0。例：十进制 0.3750.375 * 2 = 0.75 ———— 0 （0.75的整数部分为0）0.75 * 2 = 1.5 ———— 1（1.5的整数...
2021-09-08 22:30:58
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原创 slice基本结构
可以看到 一个 slice 有4个部分：4个6输入查找表，3个选择器，一个CARRY4进位链，还有8个寄存器。其中CARRY4可以用来实现加法器，具体如何实现很容易搜到。IO引脚 是可以直接接入CARRY4的DI端的。（IO的输入端可能是下图的AX,BX,CX,DX？猜测）...
2021-09-03 22:25:06
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原创 MOSFET的性质在IC设计中的体现
1、MOSFET介绍MOS场效应管时是场效应管的一种，另一种为结型场效应管。MOS场效应管又分为耗尽型与增强型两种，大部分集成电路中使用的是增强型MOSFET。因此本文主要介绍增强型MOSFET及其特性在设计中的体现。在介绍MOSFET之前，首先需要了解一下PN结的相关知识。1.1 PN结1.1.1 什么是PN结如果把一块本征半导体的两边掺入不同的元素，使一边为P型，另一边为N型。则在它们的交界处就产生了电子和空穴的浓度差，电子与空穴都会向浓度低的地方做扩散运动。则P区失去空穴的....
2021-08-27 22:18:42
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转载 FPGA管脚分配规则
轨道塌陷当芯片的输出翻转或者内核门反转，通过电源和地路径的电流发生变化时，会在电源和地之间的阻抗上产生一个压降。这个压降就意味着供给芯片的电压变小了。高性能处理器和专用集成电路的发展趋势：低电压供电，高功率消耗。意味着更短的时间内有更大的开关电流。这时可以容忍的噪声就更小。轨道塌陷有关的压降成为一个越来越严重的问题。需要设计电源分配系统达到电源和地阻抗最小。需要考虑一下特性。1.相邻的电源和地分配层平面的介质应该尽可能地薄，以使他们紧紧靠近。2.低电感的去耦电容。3.封装时安排有多个很短的电源和地引脚。4
2021-08-06 21:40:41
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原创 SDC文件常用时序约束语句
防止FPGA设计中综合后的信号被优化：https://blog.csdn.net/qingfengtsing/article/details/7089236使用原语异步时钟约束的四种方法：http://news.eeworld.com.cn/mp/Xilinx/a6208.jspx
2021-07-21 22:01:21
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原创 FPGA跨时钟域处理方法
一、单比特信号1、电平信号(1)慢时钟域到快时钟域两级寄存器（打两拍）。前提条件是 快时钟域到慢时钟域，原因有两个，1）只有快时钟域到慢时钟域，才能保证慢时钟域的脉冲信号能被快时钟域采样到。2）两级寄存器的主要作用是消除亚稳态（不能完全消除亚稳态，但可以使亚稳态出现的概率大大降低）。但是打两拍并不能保证出现亚稳态之后稳定下来的值为正确的值，而是随机的0或1。但是由于慢时钟域的脉冲信号持续时间大于快时钟域的一个周期，因此在快时钟域的下一个上升沿到来之时，慢时钟域的脉冲信号仍然持续，此时可以..
2021-07-18 12:14:31
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空空如也
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