FPGA管脚分配规则

1.特殊信号的分配

主要指时钟和复位信号，由于时钟与复位的特殊性，一般需要分配到时钟专用引脚。需要注意的是，时钟引脚并不是一定接入全局时钟网络，因为全局时钟资源有限。以 XILINK的MRCC和SRCC为例：SRCC用于本时钟区域，MRCC用于本时钟区域和相邻时钟区域，同时它们也都可以连接至全局时钟资源。EDA工具会分析是否连接至全局时钟资源，避免全局时钟资源的浪费。

同时需要注意的是，全局时钟资源是可以手动指定进行使用的。当某个信号(时钟、使能、快速路径)的扇出非常大，并且要求抖动延迟最小时，可以使用BUFG驱动该信号，使该信号利用全局时钟资源。但需要注意的是，普通IO的输入或普通片内信号进入全局时钟布线层需要一个固有的延时，一般在10ns左右，即普通IO和普通片内信号从输入到BUFG输出有一个约10ns左右的固有延时，但是BUFG的输出到片内所有单元(IOB、CLB、选择性块RAM)的延时可以忽略不计为“0”ns。

（参考链接：https://www.jianshu.com/p/96d5f3217c3d）

虽然时钟输入有限制，但输出时钟时，没有这个限制，使用专用时钟引脚输出和普通GPIO输出效果相同，输出时钟时可以使用ODDR来转发时钟。

(https://mp.weixin.qq.com/s?__biz=MzUyNTc4NTk0OA==&mid=2247484457&idx=1&sn=02f17724ab96a1ef11f379e5f883985a&chksm=fa198a1acd6e030c351a8cd5aa5e19961ec70a0cc151328675a188126f112fac87bfe2b133b5&scene=21#wechat_redirect)

2. FPGA 所承载逻辑的信号流向

IC 验证中所选用的 FPGA一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到 PCB 设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB 设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。所以在管脚分配前对 FPGA工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的 BANK 中。

3. 内部bank的分配

FPGA内部的每个 BANK 所支持的 I/O的标准不尽相同，所以在管脚的分配时要将支持相同标准的管脚都集中到一个BANK中，因为FPGA中同一个BANK一般不同时支持两种 I/O 标准，当然也有例外，需要查阅相关的文档。同时按照就近的原则将相关的信号分配到相关的 BANK 中，这样的方法可以完成一般信号的分配。

4.电源管脚

5. 兼顾信号完整性的考虑
      由于在分配中常常会出现总线分配的情况，同时大量的总线又有可能常常是同时翻转，这样就会带来了一系列信号完整性的问题，所以在管脚分配时大量同时翻转的信号尽量分开

参考链接：https://blog.csdn.net/weixin_30508241/article/details/99922629

轨道塌陷
当芯片的输出翻转或者内核门反转，通过电源和地路径的电流发生变化时，会在电源和地之间的阻抗上产生一个压降。这个压降就意味着供给芯片的电压变小了。
高性能处理器和专用集成电路的发展趋势：低电压供电，高功率消耗。意味着更短的时间内有更大的开关电流。这时可以容忍的噪声就更小。轨道塌陷有关的压降成为一个越来越严重的问题。
需要设计电源分配系统达到电源和地阻抗最小。
需要考虑一下特性。
1.相邻的电源和地分配层平面的介质应该尽可能地薄，以使他们紧紧靠近。
2.低电感的去耦电容。
3.封装时安排有多个很短的电源和地引脚。
4.片内加去耦电容。