时钟控制部分产生3种时钟信号：CPU用的FCLK,AHB总线(高级高性能总线)用的HCLK,APB总线(高级外围总线)用的PCLK。 时钟是用来干什么的？ 像人的心脏一样，时钟提供给开发板工作的频率

时钟控制部分产生3种时钟信号：CPU用的FCLK,AHB总线(高级高性能总线)用的HCLK,APB总线(高级外围总线)用的PCLK。

时钟是用来干什么的？
像人的心脏一样，时钟提供给开发板工作的频率，让各个模块按照一定时序工作，以防止工作出现混乱。

（1）FCLK:主频 HCLK:总线时钟 PCLK:I/O接口时钟
FCLK is used by ARM920T，内核时钟，主频。
HCLK is used for AHB bus, which is used by the ARM920T, the memory controller, the interrupt controller, the LCD controller, the DMA and USB host block. 也就是总线时钟，包括USB时钟。
PCLK is used for APB bus, which is used by the peripherals such as WDT, IIS, I2C, PWM timer, MMC interface,ADC, UART, GPIO, RTC and SPI.即IO接口时钟，例如串口的时钟设置就是从PCLK来的

FCLK是提供给ARM920T 的时钟，主频。
HCLK 是提供给用于 ARM920T，存储器控制器，中断控制器，LCD 控制器，DMA 和 USB 主机模块的 AHB总线的时钟。
PCLK 是提供给用于外设如WDT，IIS，I2C，PWM 定时器，MMC/SD 接口，ADC，UART，GPIO，RTC 和SPI的 APB 总线的时钟。
S3C2440A还支持对FCLK、 HCLK和PCLK之间分频比例的选择。 该比例由CLKDIVN控制寄存器中的HDIVN和 PDIVN所决定。

(2)三个时钟关系
这三个时钟通常设置为1:4:8，1:3:6的分频关系，也就说如果主频FLCK是400MHz，按照1:4:8的设置，那么HLCK是100MHz，PLCK是50MHz

(3)输入时钟FIN与主频FCLK关系
现代的CPU基本上都使用了比主频低的多的时钟输入，在CPU内部使用锁相环进行倍频。对于S3C2440，常用的输入时钟FIN有两种：12MHz和16.9344MHz，那么CPU是如何将FIN倍频为FCLK的呢？
S3C2440使用了三个倍频因子MDIV、PDIV和SDIV来设置将FIN倍频为MPLL，也就是FCLK
MPLL=(2*m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s=”SDIV”
寄存器MPLLCON就是用来设置倍频因子的
理论上，你可以通过设置该寄存器来实现不同的频率，然而，由于实际存在的各种约束关系，设置一个适当的频率并不容易，手册上列出了一些常用频率的表格，
例如，假设输入时钟FIN=16.9344M，MDIV=110, PDIV=”3”, SDIV=”1”，
利用上面的公式，FCLK=2*16.9344*(110+8)/((2+3)*2)=399.65

(4)USB时钟
S3C2440有两个锁相环，一个主锁相环MPLL提供给FCLK的，另外一个UPLL是提供给USB时钟(48MHz)的,与MPLL一样，UPLL的产生也是通过UPLLCON寄存器设置分频因子得到，计算公式稍有不同：
UPLL=(m*FIN)/(p*2^s) where m=(MDIV+8), p=(PDIV+2), s=”SDIV”,同样，可以通过查表得到一个合适的值。

(5)2410的时钟和电源管理
时钟和电源管理模块由3部分组成：时钟控制、USB控制、电源控制。
时钟控制部分产生3种时钟信号：CPU用的FCLK,AHB总线用的HCLK,APB总线用的PCLK。有2个锁相环，一个用于FCLK HCLK PCLK,另一个用于48MHz的USB时钟。可以通过不使能锁相环来达到慢速省电
目的.

拓展：