Roy_wang_24-CSDN博客

原创脉冲同步电路（慢时钟域到快时钟域）

module代码`timescale 1ns / 1psmodule pulse_sync_02( input clk1, //快时钟 input clk2, //慢时钟 input rst_n, input pulse_in, output pulse_out); wire toggle_pulse; reg pulse_01; reg pulse_buf_1,pulse_buf_2; assign toggle_pul

2020-09-08 09:36:09 1514 1

原创 Verilog实现加法器行波进位（ripple carry）加法器，超前进位加法器

行波进位（ripple carry）加法器，将单个一比特全加器相连接，输出加法和以及进位首先先写好单比特全加器的模块module full_adder( input a, input b, input c_in, output sum, output c_out); assign {c_out,sum} = a + b + c_in; endmodule 在行波进位加法器实现中，将N个全加器相连来实现N位数加法module ripple_carry_adder(

2020-08-31 08:41:20 5024 1

原创 Round Robin 总线轮询仲裁器 verilog代码 testbench功能仿真

根据上次一总线分配的情况结合当前的输入请求分配总线verilog代码module round_robin_bus_arbiter( input clk, input rst_n, input [2:0] req, //假如需要给3个主机分配总线 output reg [1:0] grant_out //2'b00 A获得总线， 2‘b01 B获得总线 , 2'10 c获得总线 ); always @ (posedge clk or negedge rs

2020-08-29 21:11:46 7943 8

原创异步FIFO代码（包含almost_full以及almost_empty信号），测试代码，功能仿真结果

废话不多说直接上代码module test#( parameter data_width = 8, addr_width = 4, data_depth = 16) ( input rst_n, input wr_clk, //写时钟 input wr_en, //写使能信号 input [data_width-1:0] data_in, //数据输入 input rd_clk, //读时钟 input rd_en, //读使能信号 o

2020-08-25 15:37:19 3688 5

原创任意整数分频器 verilog代码实现，testbench仿真

直接上代码吧，将奇数以及偶数分频合并在一起，需要注意当分频数为1时情况的书写module test01( input clk_in, input rst_n, output clk_out); localparam div_width = 3, //分频计数器位宽 fre_div = 7; //分频数 reg clk_even; reg [div_width-1:0] clk_even_cnt; //偶数计数器

2020-08-23 20:01:37 7411 1

原创同步复位、异步复位和异步复位同步释放（三种方案的verilog实现以及对应的RTL电路）

一、同步复位同步复位是指复位信号只有在时钟有效边沿到来时才能生效的复位方法。如果时钟有效边沿未到来，即使是复位信号有效也不执行复位操作。Verilog代码`timescale 1ns / 1psmodule sync_reset( input clk, input rst_n, input data_in, output reg data_out ); always @ (posedge clk)

2020-08-19 16:09:17 2221

原创数字IC设计前端面试常考寻找出输入数据的最大值以及最小值并剔除它们后求和

data_valid信号为有效时，系统进行比较以及加法操作，在data_valid变为无效后，生成完成信号，并且输出此时的和。verilog代码`timescale 1ns / 1psmodule find_max_min_sum( input clk, input rst_n, input data_valid, input [7:0] data_in, output reg [7:0]

2020-08-19 10:12:38 1145 3

原创同步FIFO verilog代码，测试代码以及功能仿真

同步FIFO verilog代码实现废话不多说，直接上代码。`timescale 1ns / 1psmodule sync_FIFO( input clk, input rst_n, input [7:0] data_in, input wr_en, input rd_en, output full, output empty, output

2020-08-19 09:23:23 1979 1

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