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IP核
鄙人菜鸡
学习FPGA开发的一只小菜鸡。。。
好记性不如烂笔头。。。
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AURORA通信GTPE2_COMMON问题总结
本次实验使用XC7Z015 芯片,拥有一个高速BANK。实验目的:使用AURORA 8B 10B分别使用两个LAN传输不同的数据。出现问题:生成bit报错。原创 2023-06-19 21:52:34 · 1124 阅读 · 0 评论 -
vivado IP 核 aurora 8b10b USER_CLK计算
线速率6.25Gbpslane 4 TX_D RX_D 数据位宽[127:0]时钟计算 = 6.25(线速率)*(8/10) * 4(lane) *128(数据位宽)8b/10b编码传输10位 ,8位用户数据原创 2021-12-23 15:25:41 · 2903 阅读 · 0 评论 -
扫盲 扫盲 FPGA 高速收发器
扫盲 扫盲 FPGA 高速收发器Xilinx 7系列FPGA 高速收发器GTX/GTH的一些基本概念 - XTWL TPCL的文章 - 知乎 https://zhuanlan.zhihu.com/p/46052855原创 2021-11-26 18:00:16 · 267 阅读 · 0 评论 -
VIVADO 如何添加IP生成的例子到自己工程中使用
VIVADO 如何添加IP生成的例子到自己工程中使用XILINX为我们提供了丰富的IP核例程供我们学习,但是IP核生成的例子单独使用的作用很有限,我们往往需要与自己制作的工程相结合使用。本次以DDR3 IP核为例:将IP生成的例子到自己工程的步骤如下:步骤1:准备,两个工程,IP例子工程mig_7series_0_ex 自己工程user_code步骤2:打开自己工程步骤3:点击添加文件步骤4:选择…design sources步骤5:点击 Add Files步骤6:进入I原创 2021-03-01 16:18:51 · 8426 阅读 · 3 评论